參數(shù)資料
型號： AMD-8131
英文描述： AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet
中文描述： AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表
文件頁數(shù)： 245/378頁
文件大小： 3300K
代理商： AMD-8131
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Chapter 4
Registers
245
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
Table 59.
The table below shows the default states for these registers and the pin definitions base on the state of
MODE[1:0]. The “Default” field shows the defaults for all the bits in the register. The “Mode” and
“X[1:0]” field show the value required in order to enable the function specified in the “Signal Name”
column (“x” specifies that the bit does not matter). The “Input Path” field shows how the alternate
function signal is mapped into internal logic; “GPIO” specifies that the signal passes through the
GPIO input path (and can therefore use the polarity, latch and debounce controls from the GPIO
circuit); “Direct” specifies that the signal comes directly from the pad; “N/A” specifies that it is an
output signal.
5
RTIN. Real time in.
Read-only. This provides the current, not-inverted state of the pad for the GPIO
pin that corresponds to the register.
DEBOUNCE. Debounce the input signal.
Read-write. 1=The input signal is required to be held
active without glitches for 12 to 16 milliseconds before being allowed to set the GPIO latch or being
capable of being passed along to the circuitry being controlled by the output of the input path.
MODE[1:0]. Pin mode select.
Read-write. These specify the GPIO pin mode as follows:
MODE[1:0]
GPIO pin mode
00b
GPIO input
01b
GPIO output
1Xb
Pin speci
fi
ed to as perform alternate function (non-GPIO mode).
X[1:0].
Read-write. If the GPIO function is not used by the pin (if the pin is programmed as an
alternative to the GPIO function, e.g., CPUSLEEP_L), then this
fi
eld does not matter. If the GPIO
function is selected, then based on whether the GPIO pin is a input or an output (selected by MODE
also), this register has the meanings shown in the table below.
4
3:2
1:0
GPIO X[1:0] Bit Decoding
I/O Mode Bits
Input
Name
ACTIVEHI 0=The pin is active Low and the signal is inverted as it is brought into the
input path. 1=The pin is active High and therefore not inverted as it is
brought through the input path. Note: the IRQ1, IRQ8, IRQ12 and
PNPIRQ[2:0] signals that pass through the GPIO input path are inverted in
the interrupt routing logic before being passed to the PIC; therefore, for an
active High IRQx or PNPIRQ pin, ACTIVEHI should be set High for active-
Low (level triggered) interrupts and Low for active-High (edge triggered)
interrupts.
LATCH
0=The latched version of the signal is not selected. 1=The latched version is
selected.
Output is forced Low.
Output is forced High.
GPIO output clock 0 (speci
fi
ed by PMBC[15:0]).
GPIO output clock 1 (speci
fi
ed by PMBC[31:16]).
Function
X0
Input
X1
Output
Output
Output
Output
X[1:0]=0h
X[1:0]=1h
X[1:0]=2h
X[1:0]=3h
Bits
Description (Continued)
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