參數(shù)資料
型號： AMD-8131
英文描述： AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet
中文描述： AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表
文件頁數(shù)： 326/378頁
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代理商： AMD-8131
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326
Registers
Chapter 4
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
LAN Ethernet Controller Command 3 (CMD3)
ENC054
Default:
Bits
31
0000_0000h
Description
VALBIT3
.
Value bit for byte 3
. Read-write. The value of this bit is written to any bits in the CMD3
register that correspond to bits in the CMD3[30:24] bit map
fi
eld that are set to 1.
30:29 Reserved.
28:24 Reserved.
23
VALBIT2
.
Value bit for byte 2
. Read-write. The value of this bit is written to any bits in the CMD3
register that correspond to bits in the CMD3[22:16] bit map
fi
eld that are set to 1.
21
JUMBO. Write mode N. Accept Jumbo Frames
. Read-write. This bit affects the way the MIB
counters count long frames. If JUMBO is 0, only frames that are between 64 and 1518 bytes (or 1522
bytes if VSIZE is set to 1) are counted as valid frames. When JUMBO is 1, any frame between 64 and
9018 bytes (or 9022 bytes if VSIZE is set to 1) with a valid FCS
fi
eld is counted as a valid frame.
20
VSIZE. Write mode N. VLAN Frame Size
. Read-write. This bit determines the maximum frame size
used for determining when to increment the XmtPkts1024to1518Octets, XmtExcessiveDefer,
RcvPkts1024to1518Octets, and RcvOversizePkts MIB counters and when to assert the Excessive
Deferral Interrupt. When this bit is set to 1 the maximum frame size is 1522 bytes (or 9022 if JUMBO is
set). When it is cleared to 0, the maximum frame size is 1518 bytes (or 9018 if JUMBO is set).
19
VLONLY. Write mode N. Admit Only VLAN Frames
. Read-write. When this bit is set to 1, only
frames with a VLAN Tag Header containing a non-zero VLAN ID
fi
eld are received. All other frames
are rejected.
18
VL_TAG_DEL. Write mode N. Delete VLAN Tag
. Read-write. If this bit is set, the receiver deletes the
4 bytes of VLAN tag from the frame data. The VLAN tag information is reported in the descriptor. The
number of bytes written to system memory and the MCNT
fi
eld of the receive descriptor is 4 smaller
than the actual number of bytes received. The MIB counters are incremented by the actual number of
bytes received.
17:16 Reserved.
15
VALBIT1
.
Value bit for byte 1
. Read-write. The value of this bit is written to any bits in the CMD3
register that correspond to bits in the CMD3[14:8] bit map
fi
eld that are set to 1.
14
EN_PMGR. write mode N. Enables the port manager
. Read-write. EN_PMGR is cleared on reset,
so the port manager starts only after BIOS is complete. This bit is the inverse of bits called DANAS or
DISPM in certain other AMD network controllers.
13
Reserved.
12
FORCE_FULL_DUPLEX. Write mode N. Force Full Duplex
. Read-write. This bit is called Full-
Duplex Enable (FDEN) in other PCnet
family devices.) This bit controls whether full-duplex
operation is enabled. When FORCE_FD is cleared and the Port Manager is disabled, the controller
will always operate in the half-duplex mode. When FORCE_FD is set, the controller operates in full-
duplex mode. Do not set this bit when the Port Manager is enabled.
11
FORCE_LINK_STATUS. Write mode N. Force Link Status
. Read-write. When this bit is set, the
internal link status is forced to the Pass state regardless of the actual state of the PHY device. When
this bit is cleared to 0, the internal link status is determined by the Port Manager.
10
APEP. Write mode R. MII Auto-Poll External PHY (APEP).
Read-write. When set to 1, the Network
Controller polls the MII status register in the external PHY. This feature allows the software driver or
upper layers to see any changes in the status of the external PHY. An interrupt, when enabled, is
generated when the contents of the new status is different from the previous status.
Attribute:
see below.
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