參數(shù)資料
型號(hào)： AMD-8131
英文描述： AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet
中文描述： AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表
文件頁(yè)數(shù)： 294/378頁(yè)
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代理商： AMD-8131
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294
Registers
Chapter 4
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
4
PSE. Periodic Schedule Enable
.
Read-write. This bit controls whether the host controller skips processing the Periodic Schedule. 0=
Do not process the Periodic Schedule. 1= Use the ECAP44 register to access the Periodic Schedule.
FLS. Frame List Size
.
Read-write. This
fi
eld speci
fi
es the size of the frame list. The size the frame list controls which bits in
the Frame Index Register should be used for the Frame List Current index.
00b
1024 elements (4096 bytes) Default value
01b
512 elements (2048 bytes)
10b
256 elements (1024 bytes) for resource-constrained environments
11b
Reserved
HCRESET. Host Controller Reset.
Read-write. This control bit is used by software to reset the host controller. The effects of this on Root
Hub registers are similar to a Chip Hardware Reset.
When software writes a one to this bit, the Host Controller resets its internal pipelines, timers,
counters, state machines, etc. to their initial value. Any transaction currently in progress on USB is
immediately terminated. A USB reset is not driven on downstream ports.
PCI Con
fi
guration registers are not affected by this reset. All operational registers, including port
registers and port state machines are set to their initial values. Port ownership reverts to the
companion host controller(s). Software must reinitialize the host controller in order to return the host
controller to an operational state.
This bit is set to zero by the Host Controller when the reset process is complete. Software cannot
terminate the reset process early by writing a zero to this register.
Software should not set this bit to a one when the HCHalted bit in the ECAP34 register is a zero.
Attempting to reset an actively running host controller results in unde
fi
ned behavior.
RS. Run/Stop.
Read-write. 1= Run. 0= Stop. When set to a 1b, the Host Controller proceeds with execution of the
schedule. The Host Controller continues execution as long as this bit is set to a 1b. When this bit is
cleared to 0b, the Host Controller completes the current and any actively pipelined transactions on
the USB and then halts. The Host Controller must halt within 16 microframes after software clears the
Run bit. The HC Halted bit in the status register indicates when the Host Controller has
fi
nished its
pending pipelined transactions and has entered the stopped state. Software should not write a one to
this
fi
eld unless the host controller is in the Halted state (i.e., HCHalted in the ECAP34 register is a
one).
3:2
1
0
Bits
Description
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