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參數(shù)資料
| 型號： | AMD-8131 |
| 英文描述： | AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet |
| 中文描述： | AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表 |
| 文件頁數(shù)： | 311/378頁 |
| 文件大小： | 3300K |
| 代理商： | AMD-8131 |
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Chapter 4
Registers
311
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
LAN Ethernet Controller Power Management Capabilities
Dev1:0x40
Default:
Bits
31:16
PMC. Power management capabilities
.
15:8
NCPTR. Next capability pointer
.
7:0
PMCID. Power management capability ID
.
FE02_0001h
Description
Attribute:
Read only.
LAN Ethernet Controller Power Management Control and Status
Dev1:0x44
Default:
Bits
15
0000h
Description
PMESTS. PME status
. Read, write 1b to clear. This bit is set when the function would normally assert
the PME signal independent of the state of the PME_EN bit. Writing 1b to this bit clears it and causes
the function to stop asserting the PME_L signal (if enabled). Writing a 0 has no effect.
If the function supports PME from D3cold then this bit is sticky and must be explicitly cleared by the
operating system each time the operating system is initially loaded. This bit is reset by POR. If the
function does not support PME signal assertion from D3cold, either because bit 15 of the PMC Alias
register is 0b or DevB:3x64[L7_S3EN] is 0b, PME_STATUS is reset following H_RESET.
Reserved.
PMEEN. PME enable
. Read-write. When 1b, PME_EN enables the function to assert the PME_L
signal. When 0b, PME assertion is disabled. This bit defaults to 0b if the function does not support
PME_L signal generation from D3cold. If the function supports PME_L signal generation from D3cold,
then this bit is sticky and must be explicitly cleared by the operating system each time the operating
system is initially loaded.
This bit is reset by POR. If the function does not support PME_L signal assertion from D3cold, either
because bit 15 of the PMC Alias register is 0b or DevB:3x64[L7_S3EN] is 0b, PME_STATUS is reset
following H_RESET.
Reserved.
PWRSTAT. Power state
. Read-write. This 2-bit
fi
eld is used both to determine the current power state
of a function and to set the function into a new power state. The de
fi
nition of the
fi
eld values is as
follows:
00b
–
D0
01b
–
D1
10b
–
D2
11b
–
D3
These bits can be written and read, but their contents have no effect on the operation of the device,
except that when Power State is not 0, the device only responds to PCI con
fi
guration space accesses,
and when Power State transitions from 3 to 0, the read-write bits of the PCI con
fi
guration space are
reset. This reset does not clear PME_EN or PME_STATUS and also does not change read-only bits
initialized by the BIOS.
Attribute:
see below.
LAN Ethernet Controller Subsystem and Subsystem Vendor Id Alias
Dev1:0xC8
14:9
8
7:2
1:0
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