參數(shù)資料
型號： AMD-8131
英文描述： AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet
中文描述： AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表
文件頁數(shù)： 211/378頁
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代理商： AMD-8131
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Chapter 4
Registers
211
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
Power On Suspend Control Register
DevB:3x50
This register specifies the action taken by the IC when the sleep command is sent to PM04 with
SLP_TYP indicating power on suspend. Note: if POSEN is Low, then the rest of the bits in this
register are ignored.
Default:
8000h.
Attribute:
Read-write.
Bits
15
Description
PITRSM_L. Enable the PIT to generate unmasked interrupts during POS.
1=PIT does not
generate an interrupt to the PIC or IOAPIC while in POS (starting from the time that the command to
enter POS is sent to PM04); this may be used to prevent timer-tick interrupts from resuming the
system while in POS. 0=PIT generates an interrupt to the PIC or IOAPIC while in POS.
MSRSM_L. Enable the mouse interrupt to generate unmasked interrupts during POS.
1=Disable interrupt from both the IRQ12 pin and IRQ 12 of the serial IRQ logic to the PIC or IOAPIC
while in POS (starting from the time that the command to enter POS is sent to PM04); this may be
used to prevent mouse interrupts from resuming the system while in POS. 0=Enable interrupt to the
PIC or IOAPIC while in POS.
Reserved.
SUSP. Enable SUSPEND_L assertion during POS.
1=Enables the control of the SUSPEND_L pin
during POS.
Reserved.
CSLP. Enable CPUSLEEP_L assertion during POS.
1=Enables assertion of the CPUSLEEP_L pin
during POS. 0=Disable. This bit has no effect if the PMC6 does not select the CPUSLEEP_L function.
DCSTP. Enable DCSTOP_L assertion during POS.
1=Enables assertion of the DCSTOP_L pin
during POS. This bit has no effect if the PMC8 does not select the DCSTOP_L function.
ASTP. Enable AGPSTOP_L assertion during POS.
1=Enables assertion of the AGPSTOP_L pin
during POS. This bit has no effect if the PMC1 does not select the AGPSTOP_L function.
PSTP. Enable PCISTOP_L assertion during POS.
1=Enables the control of the PCISTOP_L pin
during POS.
CSTP. Enable CPUSTOP_L assertion during POS.
1=Enables control of the CPUSTOP_L pin
during POS. This bit has no effect if the PMC7 does not select the CPUSTOP_L function.
RW.
Read-write. This bit is read-write accessible through software; it controls no hardware.
POSEN. Enable Stop Grant during POS.
1=Enables the IC to place the processor into the Stop
Grant state by asserting STPCLK_L when a POS commands is sent to PM04. This bit required to be
set High for any other bits in this register to be enabled.
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