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參數資料
| 型號： | AMD-8131 |
| 英文描述： | AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet |
| 中文描述： | AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數據表 |
| 文件頁數： | 283/378頁 |
| 文件大小： | 3300K |
| 代理商： | AMD-8131 |
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Chapter 4
Registers
283
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
USB Legacy Support Control/Status
Dev0:2x44
Default:
Bits
31
0000_0000h.
Description
SMIBAR. SMI on BAR
.
Read; write 1 to clear. This bit is set to 1b whenever the Base Address Register (BAR) at Dev0:2x10
is written.
SMICMD. SMI on PCI Command
.
Read; write 1 to clear. This bit is set to 1b whenever the PCI Command Register is written.
SMIOC. SMI on OS Ownership Change
.
Read; write 1 to clear. This bit is set to 1b whenever the HC OS Owned Semaphore bit in the
Dev0:2x40 register transitions from 1 to a 0 or 0 to a 1.
28:22 Reserved. Hardwired to 00h.
21
SMIAA. SMI on Async Advance
.
Read-only. Shadow bit of the Interrupt on Async Advance bit in the ECAP34 register.
20
SMIHSE. SMI on Host System Error
.
Read-only. Shadow bit of Host System Error bit in the ECAP34 register.
19
SMIFLR. SMI on Frame List Rollover
.
Read-only. Shadow bit of Frame List Rollover bit in the ECAP34 register.
18
SMIPCD. SMI on Port Change Detect
.
Read-only. Shadow bit of Port Change Detect bit in the ECAP34 register.
17
SMIUERR. SMI on USB Error
.
Read-only. Shadow bit of USB Error Interrupt (USBERRINT) bit in the ECAP34 register.
16
SMIUC. SMI on USB Complete
.
Read-only. Shadow bit of USB Interrupt (USBINT) bit in the ECAP34 register.
15
SMIBAREN. SMI on BAR Enable
.
Read-write. When this bit is 1b and SMI on BAR is 1b, then the host controller issues an SMI.
This bit resides in the AUX power domain.
14
SMICMDEN. SMI on PCI Command Enable
.
Read-write. When this bit is 1b and SMI on PCI Command is 1b, then the host controller issues an
SMI.
This bit resides in the AUX power domain.
13
SMIOSEN. SMI on OS Ownership Enable
.
Read-write. When this bit is a one and the OS Ownership Change bit is one, the host controller
issues an SMI
This bit resides in the AUX power domain.
12:6
Reserved. Hardwired to 00h.
5
SMIAAEN. SMI on Async Advance Enable
.
Read-write. When this bit is a one, and the SMI on Async Advance bit (above) in this register is a one,
the host controller issues an SMI immediately.
This bit resides in the AUX power domain.
Attribute:
See below.
30
29
相關PDF資料 |
PDF描述 |
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| AMD-8131BLCFW | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| AMD-8131BLCT | 制造商:Rochester Electronics LLC 功能描述:- Tape and Reel |
| AMD-8131BLCW | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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