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參數(shù)資料
| 型號： | AMD-8131 |
| 英文描述： | AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet |
| 中文描述： | AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表 |
| 文件頁數(shù)： | 159/378頁 |
| 文件大?。?/td> | 3300K |
| 代理商： | AMD-8131 |
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Chapter 4
Registers
159
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
PCI Prefetching Control 1
DevB:0x54
When prefetching is enabled by DevB:0x50[PFENx_L] (x=0...7) and a burst read request occurs, then
the IC requests data starting from the request address up to the end of the cacheline, when the request
address is smaller or equal to DevB:0x44[TOM] or when DevB:0x44[ALLPF] = 1. When prefetching
is disabled and the request address is smaller or equal to DevB:0x44[TOM] or when
DevB:0x44[ALLPF] = 1 then the IC requests two double-words of data. Otherwise it requests one
double-word of data (with the correct byte enables).
Prefetching of a second, third or fourth cacheline as enabled by IPF_MR, IPF_MRL, IPF_MRM only
occurs when all of the following conditions are valid.
1. More than 1 internal PCI response buffer is available.
2. At least 1 internal HyperTransport
command buffer is available.
3. The request address is smaller or equal to DevB:0x44[TOM] or DevB:0x44[ALLPF] = 1.
5:3
2
[DPDM1, DPDH1, PFEN1_L].
These bits apply to the REQ_L[1]/GNT_L[1] pair. See bits 2:0.
DPDM0. Discard prefetch data upon upstream or peer to peer transaction
. Read-write.This bit
applies to the REQ_L[0]/GNT_L[0] pair.
1 = When there is a transaction from any PREQ_L/REQ_L[6:1] input which targets anothers device
on the PCI (peer-to-peer), or a transaction from the same master (request from REQ_L[0])
targetting a different location (either to the host or peer-to-peer), no further prefetching occurs and
any prefetch data not yet transferred is discarded, except for one doubleword (the next one to
transfer). Discarding only happens if this transaction is not
fi
nished with a master abort.
0 = Master requests from PREQ_L/REQ_L[6:0] inputs do not affect prefetching.
DPDH0. Discard prefetch data upon host request.
Read-write. This bit applies to the REQ_L[0]/
GNT_L[0] pair.
1 = When there is a host request to the PCI bridge which is executed on the PCI bus, no further
prefetching occurs and any prefetch data not yet transferred is discarded, except for one
doubleword (the next one to transfer).
0 = Host requests to the PCI bridge do not effect prefetching.
Note: Programming of this bit may very based on platform requirements. DPDH is typically
programmed low by system BIOS. The system BIOS may set this bit to protect against stale
prefetch-data scenarios, as described in the PCI speci
fi
cation, revision 2.3, section 3.10, point 6;
scenarios similar to this have been observed, albeit rarely. However, if the PCI bus includes a
device that is accessed frequently as a target, then setting this bit may result in reduced memory
read bandwith.
PFEN0_L. Prefetch enable (active Low) 0 for busmaster burst read requests.
Read-write. This bit
applies to the REQ_L[0]/GNT_L[0] pair.
1 = Prefetching is not enabled. When prefetching is not enabled and a non-burst read request occurs,
then the IC requests one double-word of data from the host. When prefetching is not enabled and
a burst read request occurs, then the IC requests two double-words of data from the host.
0 = Prefetching is enabled. When prefetching is enabled and a non-burst read request occurs, then
the IC requests one double-word of data from the host. When prefetching is enabled and a burst
read request occurs, then the IC requests prefetch data as controlled by DevB:0x50.
1
0
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