參數(shù)資料
型號： AMD-8131
英文描述： AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet
中文描述： AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表
文件頁數(shù)： 300/378頁
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代理商： AMD-8131
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300
Registers
Chapter 4
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
13
POWN. Port Owner
.
Read-write. This bit unconditionally goes to a 0b when the Con
fi
gured bit in the ECAP70 register
makes a 0b to 1b transition. This bit unconditionally goes to 1b whenever the Con
fi
gured bit is zero.
System software uses this
fi
eld to release ownership of the port to a selected host controller (in the
event that the attached device is not a high-speed device). Software writes a one to this bit when the
attached device is not a high-speed device. A one in this bit means that a companion host controller
owns and controls the port.
This bit resides in the AUX power domain.
PP. Port Power
. Read-only. Hardwired to 1b, since the host controller does not have port power
control switches. Each port is hardwired to power.
11:10
LSTAT. Line Status
.
Read-only. These bits re
fl
ect the current logical levels of the D+ (bit 11) and D- (bit 10) signal lines.
These bits are used for detection of low-speed USB devices prior to the port reset and enable
sequence. This
fi
eld is valid only when the Port Enable bit is zero and the current connect status bit is
set to a one. The encoding of the bits are:
Bits[11:10]
USB State
00b
SE0
10b
J-state
01b
K-state
11b
Unde
fi
ned
9
Reserved. Hardwired to 0b.
8
PRES. Port Reset
.
Read-write. 1= Port is in Reset. 0= Port is not in Reset. When software writes a one to this bit (from a
zero), the bus reset sequence as de
fi
ned in the USB Speci
fi
cation Revision 2.0 is started. Software
writes a zero to this bit to terminate the bus reset sequence. Software must keep this bit at a one long
enough to ensure the reset sequence, as speci
fi
ed in the USB Speci
fi
cation Revision 2.0, completes.
Note: when software writes this bit to a one, it must also write a zero to the Port Enable bit.
Note that when software writes a zero to this bit there may be a delay before the bit status changes to
a zero. The bit status does not read as a zero until after the reset has completed. If the port is in high-
speed mode after reset is complete, the host controller automatically enables this port (e.g., sets the
Port Enable bit to a one). A host controller must terminate the reset and stabilize the state of the port
within 2 milliseconds of software transitioning this bit from a one to a zero.
The HCHalted bit in the ECAP34 register should be a zero before software attempts to use this bit.
The host controller may hold Port Reset asserted to a one when the HCHalted bit is a one.
This bit resides in the AUX power domain.
12
Interpretation
Not Low-speed device, perform EHCI reset
Not Low-speed device, perform EHCI reset
Low-speed device, release ownership of port
Not Low-speed device, perform EHCI reset.
Bits
Description
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