參數(shù)資料
型號： AMD-8131
英文描述： AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet
中文描述： AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表
文件頁數(shù)： 181/378頁
文件大小： 3300K
代理商： AMD-8131
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Chapter 4
Registers
181
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
HPE Timer 1 Con
fi
guration and Capabilities Register
HPET120
Default:
000F_DEFA_0000_0000h
Attribute:
See below.
Bits
63:32
T1_ROUTE_CAP.
These bits indicate to which interrupts in the IOAPIC this timer
’
s interrupt can be
routed. Each bit represents one interrupt. Bit63 represents interrupt 31, bit 32 interrupt0.
63:52: Read-only. Hardwired to 000000000000b IOAPIC doesn
’
t support Interrupts 31 down to 20.
51:46: Read-writeOnce. These bits indicate if routing to INTIN19 down to INTIN14 of IOAPIC is
allowed.
45: Read-only. This bit is hardwired to 0b. Routing to INTIN13 of IOAPIC is not allowed.
44:41: Read-writeOnce. These bits indicate if routing to INTIN12 down to INTIN9 of IOAPIC is
allowed.
40: Read-only. This bit is hardwired to 0b. Routing to INTIN8 of IOAPIC is not allowed.
39:35: Read-writeOnce. These bits indicate if routing to INTIN7 down to INTIN3 of IOAPIC is allowed.
34: Read-only. This bit is hardwired to 0b. Routing to INTIN2 of IOAPIC is not allowed
33: Read-writeOnce. This bit indicates if routing to INTIN1 of IOAPIC is allowed.
32: Read-only. This bit is hardwired to 0b. Routing to INTIN0 of IOAPIC is not allowed.
31:16 Reserved. Read-only. Hardwired to 0000h. Software should only write a 0000h to these bits.
15
T1_FSB_CAP.
Read-only. This bit is hardwired to 0 to
fl
ag that no FSB routing is possible.
14
T1_FSB_EN.
Read-only. This bit is hardwired to 0 to
fl
ag that no FSB routing is possible.
13:9
T1_INT_ROUTE.
Read-write. This 5-bit
fi
eld de
fi
nes the routing to the IOAPIC. If the written value to
this register doesn
’
t match bits[63:32] of this register, then the most signi
fi
cant enabled interrupt is
written instead. If HPET10[LIEN] or bit14 of this register is set then these bits have no effect.
8
M32.
Read-only. This bit is hardwired to 0, because the timer doesn
’
t support 64 bit mode and this bit
is not needed.
7
Reserved. Read-only. Hardwired to 0.
6
SETVAL.
Read-only. Hardwired to 0.
5
SIZE.
Read-only. Hardwired to 0 to indicate that the timer is 32 bit only.
4
T1PCAP.
Read-only. Hardwired to 0 to
fl
ag, that this timer doesn
’
t support the periodic interrupt.
3
T1PEN.
Read-only. This bit is always 0.
2
T1IEN. Timer 1Interrupt Enable
.Read-write. This bit must be set to enable timer 0 to cause an
interrupt when it times out. If this bit is 0, the timer can still count and generate the appropriate status
bits, but does not cause an interrupt.
1
T1ITYPE. Timer 0 Interrupt Type.
Read-write.
0 = The timer interrupt is edge triggered. Each new interrupt generates a new edge.
1 = The timer interrupt is level triggered. The interrupt is held active until the corresponding bit in the
HPET20[C1_STS] register is cleared. If a new interrupt occurs before the interrupt is cleared, the
interrupt remains active.
0
Reserved. Read-only. Hardwired to 0. Software should only write a 0 to this bit.
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