參數(shù)資料
型號： AMD-8131
英文描述： AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet
中文描述： AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表
文件頁數(shù)： 220/378頁
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代理商： AMD-8131
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220
Registers
Chapter 4
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
Programmable Memory/Con
fi
guration Range Monitor 2 Trap Address Register
DevB:3xD4
Default:
0000 0000h.
Attribute:
Read-write.
Programmable Memory/Con
fi
guration Range Monitor Trap Mask Registers
DevB:3xD8
Default:
0000 0000h.
Attribute:
Read-write.
4.7.2
System Management I/O Mapped Registers (PMxx)
These registers are located in I/O space. The base address registers for these registers is DevB:3x58.
See Section 4.1.2 on page 136 for a description of the register naming convention.
Power Management 1 Status Register (ACPI PM1a_STS)
PM00
Each of these bits are status bits set by hardware events. Most have the ability to generate an SCI/SMI
interrupt, if they are enabled to do so in PM02.
Default:
0000h.
Attribute:
Read; set by hardware; write 1 to clear.
Bits
31:2
1
0
Description
ADDRMEM2. Memory address for the PMEMRM2 trap event
. See DevB:3xD0 for details.
Reserved.
CFGSPEN2. Con
fi
guration space enable 2.
1=PMEMRM2 is a con
fi
guration space trap.
0=PMEMRM2 is a memory space trap. See DevB:3xD0 for details.
Bits
31:16
MASKMEM2. Address mask for the PMEMRM2 trap event
. See DevB:3xD0 for details.
15:0
MASKMEM1. Address mask for the PMEMRM1 trap event
. See DevB:3xD0 for details.
Description
Bits
15
Description
WAK_STS. Wake status.
This bit is set by hardware when the system is in any sleep state (POS,
STR, STD, or SOFF) and an enabled resume event occurs. Upon setting this bit, the system resumes.
14:12 Reserved.
11
PBOR_STS. Power button override status.
This bit is set by hardware when a power button
override event occurs. A power button override event occurs if PM26[PBOR_DIS] is Low and
PWRBTN_L is held in the active state for more than four seconds or if PM26[SBOR_DIS] is Low, the
SLPBTN_L function is enabled by PMD7, and SLPBTN_L is held in the active state for more than four
seconds. This bit resides on the VDD_COREX power plane.
10
RTC_STS. Real-time clock status.
This bit is set by hardware when the real-time clock generates an
interrupt. This bit resides on the VDD_COREX power plane.
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AMD-8131BLCFW 制造商:Rochester Electronics LLC 功能描述:- Bulk
AMD-8131BLCT 制造商:Rochester Electronics LLC 功能描述:- Tape and Reel
AMD-8131BLCW 制造商:Rochester Electronics LLC 功能描述:- Bulk
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