參數(shù)資料
型號(hào)： AMD-8131
英文描述： AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet
中文描述： AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表
文件頁(yè)數(shù)： 341/378頁(yè)
文件大小： 3300K
代理商： AMD-8131
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Chapter 4
Registers
341
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
MII Management Bus. When the host CPU sets the PHY Write Command or PHY Read Command
bit, the appropriate management frame is sent over the management bus.
The PHY access protocol is:
1. Read PHY_ACCESS until PHY_CMD_ACTIVE is 0.
2.
Write PHY_WR_CMD or PHY_RD_CMD, PHY_PRE_SUP, PHY_ADDR, PHY_REG_ADDR and, if
write, PHY_DATA to PHY_ACCESS register.
3.
If read, wait for MCCINT interrupt or read PHY_ACCESS register until PHY_CMD_ACTIVE is 0.
This register is reset by RESET_L.
LAN Ethernet Controller OnNow Pattern 0
ENC190
Default:
Bits
31
30
0000_000h
Description
PMR_ACTIVE.
Read-only. Read-only copy of PMAT_MODE.
PMR_WR_CMD. PMR Write Command
. Write-only; write mode 3. Setting this bit to 1 causes the
data in the PMAT1 register and the PMR_B4
fi
eld of this register to be written to the word in the
Pattern Match RAM speci
fi
ed by the PMR_ADDR
fi
eld of this register.
PMR_RD_CMD. PMR Read Command
. Write-only; write mode 3. Setting this bit to 1 causes the
word in the Pattern Match RAM speci
fi
ed by the PMR_ADDR
fi
eld of this register to be read into the
PMAT1 register and the PMR_B4
fi
eld of this register.
28:23 Reserved.
22:16
PMR_ADDR. Pattern Match RAM Address
. Read-write; write mode 3. These bits are the Pattern
Match RAM address to be written to or read from
15:8
Reserved.
7:0
PMR_B4. Pattern Match RAM Byte 4
. Read-write; write mode 3. This byte is written into or read from
Byte 4 of the selected word of the Pattern Match RAM.
Attribute:
see below.
This register is used to control and indirectly access the Pattern Match RAM (PMR).
Access protocol is:
1. Ensure PMAT_MODE is 0 either by program logic or by reading CMD7 or PMAT0. The PMR_ACTIVE
bit is a read-only copy of PMAT_MODE.
2.
For write, write data to PMAT1 and then to PMAT0 with PMR_WR_CMD set to 1 and PMR_ADDR set
to the desired memory address. Specify the bank with PMR_BANK.
3.
For read, write PMAT0 with PMR_RD_CMD set to 1 and PMR_ADDR set to the desired memory
address.
4.
For read, read data from PMAT0 and PMAT1.
Bits [31:16] of this register are reset by RESET_L. Bits [15:0] are never reset.
29
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