參數(shù)資料
型號： AMD-8131
英文描述： AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet
中文描述： AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表
文件頁數(shù)： 248/378頁
文件大小： 3300K
代理商： AMD-8131
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248
Registers
Chapter 4
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
SMBus Global Control Register
PME2
Most of these bits enable either an SCI or an SMI interrupt based on the state of PM04[SCI_EN] if
the corresponding status bit is set.
Default:
0000h.
Attribute:
Read-write.
Bits
15:11 Reserved.
10
SMBA_EN. SMBALERT_L interrupt enable.
1=Enables an SMI or SCI interrupt when
PME0[SMBA_STS] is set High. This bit has no effect unless the SMBALERT_L function is selected by
PMD6.
9
HSLV_EN. Host-as-slave address match interrupt enable.
1=Enables an SMI or SCI interrupt
when PME0[HSLV_STS] is set High. This bit resides on the VDD_COREX power plane.
8
SNP_EN. Snoop address match interrupt enable.
1=Enables an SMI or SCI interrupt when
PME0[SNP_STS] is set High. This bit resides on the VDD_COREX power plane.
7:6
Reserved.
5
ABORT. Abort current host transfer command.
Write-only. 1=The SMBus logic generates a stop
event on the SMBus pins as soon as possible (there may be a delay if the SMBus slave is generating
zeros during a read cycle). After the stop event is generated, PME0[ABRT_STS] is set High.
4
HCYC_EN. Host SMBus controller interrupt enable.
1=The SMBus host controller status bits,
PME0[TO_STS, HCYC_STS, PRERR_STS, COL_STS, ABRT_STS], are enabled to generate SMI or
SCI interrupts.
3
HOSTST. Host start command.
Write-only. 1=The SMBus host logic initiates the SMBus cycle
speci
fi
ed by CYCTYPE. Writes to this
fi
eld are ignored while PME0[HST_BSY] is active.
2:0
CYCTYPE. Host-generated SMBus cycle type
. Writes to this
fi
eld are ignored while
PME0[HST_BSY] is active. This
fi
eld speci
fi
es the type of SMBus cycle that is generated when it is
initiated by the HOSTST command. Here is how it is decoded (for each of the registers, the slave
address is speci
fi
ed by PME4[7:1] and
“
receive
”
or
“
read
”
versus
“
send
”
or
“
write
”
is speci
fi
ed by
PME4[0]):
CYCTYPE
SMBus Cycle Type
000b
Quick command
001b
Receive or send byte
0001_1001b and data received is 111_0XXXb, then another byte is received in PME6[15:8]; see also
the SMBALERT description in Section 3.7.3 on page 65.
010b
Read or write byte
011b
Read or write word
100b
Process call
PME6[15:0]; then this data is replaced with the read data in the second half of the command
101b
Read or write block
block data in the PME9 FIFO
11Xb
Reserved
Description
Registers
Data bit in PME4[0]
Data in PME6[7:0]. If the address in PME4 is
Command in PME8; data in PME6[7:0]
Command in PME8; data in PME6[15:0]
Command in PME8; write data is placed in
Command in PME8; count data in PME6[5:0];
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AMD-8131BLCW 制造商:Rochester Electronics LLC 功能描述:- Bulk
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