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參數(shù)資料
| 型號(hào)： | R5F213G2MNNP |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQCC24 |
| 封裝： | 4 X 4 MM, 0.50MM PITCH, HWQFN-24 |
| 文件頁(yè)數(shù)： | 563/623頁(yè) |
| 文件大?。?/td> | 6051K |
| 代理商： | R5F213G2MNNP |
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R8C/3GM Group
34. Usage Notes
R01UH0284EJ0100 Rev.1.00
Page 577 of 591
Aug 09, 2011
34.11.2 Special Mode 1 (I2C Mode)
When generating start, stop, and restart conditions, set the STSPSEL bit in the U2SMR4 register to 0 and wait
for more than half cycle of the transfer clock before changing each condition generation bit (STAREQ,
RSTAREQ, and STPREQ) from 0 to 1.
34.11.3 U2BRG Register
Immediately after writing 00h to the U2BRG register, there may be a delay of up to 256 cycles of the count
source when the following data transmission/reception starts (including the timing when the TI bit in the U2C1
register is set to 0 (data present in the U2TB register)) and when the start bit is detected during reception).
34.11.4 U2TB register
Write to this register using the MOV instruction.
When the multiprocessor communication function is used, write in 8-bit units. Set bits b0 to b7 after setting the
MPTB bit.
When the multiprocessor communication function is not used, if the transfer data length is 9 bits, write in 16-bit
units or write to the higher byte first and then the lower byte in 8-bit units.
34.12 Notes on Synchronous Serial Communication Unit
Set the IICSEL bit in the SSUIICSR register to 0 (select SSU function) to use the synchronous serial
communication unit function.
34.13 Notes on I2C bus Interface
To use the I2C bus interface, set the IICSEL bit in the SSUIICSR register to 1 (I2C bus interface function selected).
34.13.1 Master Receive Mode
After a master receive operation is completed, when a stop condition generation or a start condition
regeneration overlaps with the falling edge of the ninth clock cycle of SCL, an additional cycle is output after
the ninth clock cycle.
34.13.1.1 Countermeasure
After a master receive operation is completed, confirm the falling edge of the ninth clock cycle of SCL and
generate a stop condition or regenerate a start condition.
Confirm the falling edge of the ninth clock cycle of SCL as follows: Confirm the SCLO bit in the ICCR2
register (SCL monitor flag) becomes 0 (SCL pin is low) after confirming the RDRF bit in the ICSR register
(receive data register full flag) becomes 1.
34.13.2 The ICE Bit in the ICCR1 Register and the IICRST Bit in the ICCR2 Register
When writing 0 to the ICE bit or 1 to the IICRST bit during an I2C bus interface operation, the BBSY bit in the
ICCR2 register and the STOP bit in the ICSR register may become undefined.
34.13.2.1 Conditions When Bits Become Undefined
When this module occupies the bus in master transmit mode (bits MST and TRS in the ICCR1 register are 1).
When this module occupies the bus in master receive mode (the MST bit is 1 and the TRS bit is 0).
When this module transmits data in slave transmit mode (the MST bit is 0 and the TRS bit is 1).
When this module transmits an acknowledge in slave receive mode (bits MST and TRS are 0).
34.13.2.2 Countermeasures
When the start condition (the SDA falling edge when SCL is high) is input, the BBSY bit becomes 1.
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PDF描述 |
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