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參數(shù)資料
| 型號： | R5F213G2MNNP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQCC24 |
| 封裝： | 4 X 4 MM, 0.50MM PITCH, HWQFN-24 |
| 文件頁數(shù)： | 292/623頁 |
| 文件大?。?/td> | 6051K |
| 代理商： | R5F213G2MNNP |
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R8C/3GM Group
22. Serial Interface (UART2)
R01UH0284EJ0100 Rev.1.00
Page 333 of 591
Aug 09, 2011
22.4.6
CTS/RTS Function
The CTS function is used to start transmit operation when “L” is applied to the CTS2/RTS2 pin. Transmit
operation begins when the CTS2/RTS2 pin is held low. If the “L” signal is switched to “H” during transmit
operation, the operation stops after the ongoing transmit/receive operation is completed.
When the RTS function is used, the CTS2/RTS2 pin outputs “L” when the MCU is ready for a receive
operation.
The CRD bit in the U2C0 register = 1 (CTS/RTS function disabled)
The CTS2/RTS2 pin operates as the programmable I/O function.
The CRD bit = 0, CRS bit = 0 (CTS function selected)
The CTS2/RTS2 pin operates as the CTS function.
The CRD bit = 0, CRS bit = 1 (RTS function selected)
The CTS2/RTS2 pin operates as the RTS function.
22.4.7
RXD2 Digital Filter Select Function
When the DF2EN bit in the URXDF register is set to 1 (RXD2 digital filer enabled), the RXD2 input signal is
loaded internally via the digital filter circuit for noise reduction. The noise canceller consists of three cascaded
latch circuits and a match detection circuit. The RXD2 input signal is sampled on the internal basic clock with a
frequency 16 times the bit rate. It is recognized as a signal and the level is passed forward to the next circuit
when three latch outputs match. When the outputs do not match, the previous value is retained.
In other words, when the level is changed within three clocks, the change is recognized as not a signal but noise.
Figure 22.12
Block Diagram of RXD2 Digital Filter Circuit
C
DQ
Latch
C
DQ
Latch
Match
detection
circuit
RXD2
input signal
Sampling
clock
Sampling clock
URXDF
register
(DF2EN bit)
C
DQ
Latch
Internal RXD2
input signal
Internal basic clock
period (1)
Note:
1. When the CKDIR bit in the U2MR register is 0 (internal clock), the internal basic clock is set to fj/(n+1)
(fj = f1, f8, f32, fC; n = setting value in the U2BRG register).
When the CKDIR bit in the U2MR register is 1 (external clock), the internal basic clock is set to fEXT/(n+1)
(fEXT is input from the CLK2 pin. n = setting value in the U2BRG register).
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PDF描述 |
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參數(shù)描述 |
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