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參數(shù)資料
| 型號： | R5F213G2MNNP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQCC24 |
| 封裝： | 4 X 4 MM, 0.50MM PITCH, HWQFN-24 |
| 文件頁數(shù)： | 344/623頁 |
| 文件大小： | 6051K |
| 代理商： | R5F213G2MNNP |
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R8C/3GM Group
24. Synchronous Serial Communication Unit (SSU)
R01UH0284EJ0100 Rev.1.00
Page 380 of 591
Aug 09, 2011
24.5.3
Data Reception
Figure 24.12 shows an Example of Synchronous Serial Communication Unit Operation during Data Reception
(4-Wire Bus Communication Mode, 8-Bit SSU Data Transfer Length). During data reception, synchronous
serial communication unit operates as described below (The data transfer length can be set from 8 to 16 bits
using the SSBR register).
When the synchronous serial communication unit is set as the master device, it outputs a synchronous clock and
inputs data. When the synchronous serial communication unit is set as a slave device, it outputs data
synchronized with the input clock while the SCS pin receives “L” input. When the synchronous serial
communication unit is set as the master device, it outputs a receive clock and starts receiving by performing a
dummy read of the SSRDR register.
After 8 bits of data are received, the RDRF bit in the SSSR register is set to 1 (data in the SSRDR register) and
receive data is stored in the SSRDR register. When the RIE bit in the SSER register is set to 1 (RXI and OEI
interrupt requests enabled), an RXI interrupt request is generated. When the SSRDR register is read, the RDRF
bit is automatically set to 0 (no data in the SSRDR register).
When the synchronous serial communication unit operates as a master device and finish the data reception, read
the receive data after setting the RSSTP bit in the SSCRH register to 1 (after receiving 1-byte data, the receive
operation is completed). Synchronous serial communication unit outputs a clock for receiving 8 bits of data and
stops. After that, set the RE bit in the SSER register to 0 (receive disabled) and the RSSTP bit to 0 (receive
operation is continued after receiving 1-byte data) and read the receive data. When the SSRDR register is read
while the RE bit is set to 1 (receive enabled), a receive clock is output again.
When the 8th clock rises while the RDRF bit is set to 1, the ORER bit in the SSSR register is set to 1 (overrun
error: OEI) and the operation is stopped. When the ORER bit is set to 1, reception cannot be performed.
Confirm that the ORER bit is set to 0 before restarting reception.
The timing with which bits RDRF and ORER are set to 1 varies depending on the setting of the CPHS bit in the
SSMR register. Figure 24.12 shows when bits RDRF and ORER are set to 1.
When the CPHS bit is set to 1 (data download at the odd edges), bits RDRF and ORER are set to 1 at some
point during the frame.
The sample flowchart is the same as that for the clock synchronous communication mode (refer to Figure 24.8
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| R5F213G4DDSP | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO24 |
| R5F213G2DNSP | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO24 |
| R5F213G5DDSP | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO24 |
| R5F213J2CNNP | MICROCONTROLLER, QCC36 |
| R5F213J4ANNP | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQCC36 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| R5F213G2MNNP#U0 | 制造商:Renesas Electronics Corporation 功能描述:R8C/3GM 8+4/1 24HWQFN 4X4 -20 TO +85 - Trays 制造商:Renesas Electronics Corporation 功能描述:IC MCU 16BIT 8KB FLASH 24QFN |
| R5F213G4ADNP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU |
| R5F213G4ANNP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU |
| R5F213G4CDNP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU |
| R5F213G4CDSP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU |
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