參數(shù)資料
型號(hào)： R5F213G2MNNP
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQCC24
封裝： 4 X 4 MM, 0.50MM PITCH, HWQFN-24
文件頁(yè)數(shù)： 336/623頁(yè)
文件大小： 6051K
代理商： R5F213G2MNNP
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R8C/3GM Group
24. Synchronous Serial Communication Unit (SSU)
R01UH0284EJ0100 Rev.1.00
Page 372 of 591
Aug 09, 2011
24.4.3
Data Reception
synchronous serial communication unit operates as described below (The data transfer length can be set from 8
to 16 bits using the SSBR register).
When the synchronous serial communication unit is set as the master device, it outputs a synchronous clock and
inputs data. When synchronous serial communication unit is set as a slave device, it inputs data synchronized
with the input clock.
When synchronous serial communication unit is set as a master device, it outputs a receive clock and starts
receiving by performing dummy read of the SSRDR register.
After 8 bits of data are received, the RDRF bit in the SSSR register is set to 1 (data in the SSRDR register) and
receive data is stored in the SSRDR register. When the RIE bit in the SSER register is set to 1 (RXI and OEI
interrupt requests enabled), the RXI interrupt request is generated. If the SSRDR register is read, the RDRF bit
is automatically set to 0 (no data in the SSRDR register).
When the synchronous serial communication unit operates as a master device and finish the data reception, read
the receive data after setting the RSSTP bit in the SSCRH register to 1 (after receiving 1 byte of data, the
receive operation is completed). Synchronous serial communication unit outputs a clock for receiving 8 bits of
data and stops. After that, set the RE bit in the SSER register to 0 (receive disabled) and the RSSTP bit to 0
(receive operation is continued after receiving the 1 byte of data) and read the receive data. If the SSRDR
register is read while the RE bit is set to 1 (receive enabled), a receive clock is output again.
When the 8th clock rises while the RDRF bit is set to 1, the ORER bit in the SSSR register is set to 1 (overrun
error: OEI) and the operation is stopped. When the ORER bit is set to 1, receive cannot be performed. Confirm
that the ORER bit is set to 0 before restarting receive.
Figure 24.7
Example of Synchronous Serial Communication Unit Operation for Data Reception
(Clock Synchronous Communication Mode, 8-Bit SSU Data Transfer Length)
SSCK
b0
SSI
SSUMS = 0 (clock synchronous communication mode), CPHS = 0 (data download at
even edges), CPOS bit = 0 (“H” when clock stops), and BS3 to BS0 = 1000b (8 bits)
b0
b7
1 frame
RDRF bit in
SSSR register
RSSTP bit in
SSCRH register
Dummy read in
SSRDR register
Processing
by program
RXI interrupt request
generation
b0
b7
1 frame
RXI interrupt request
generation
Read data in SSRDR
register
Read data in
SSRDR register
Set RSSTP bit to 1
RXI interrupt request
generation
BS0 to BS3: Bits in SSBR register
CPHS, CPOS: Bits in SSMR register
SSUMS: Bit in SSMR2 register
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PDF描述
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R5F213G5DDSP 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO24
R5F213J2CNNP MICROCONTROLLER, QCC36
R5F213J4ANNP 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQCC36
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參數(shù)描述
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R5F213G4ADNP 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU
R5F213G4ANNP 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU
R5F213G4CDNP 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU
R5F213G4CDSP 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU
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