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參數(shù)資料
| 型號： | R5F213G2MNNP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQCC24 |
| 封裝： | 4 X 4 MM, 0.50MM PITCH, HWQFN-24 |
| 文件頁數(shù)： | 370/623頁 |
| 文件大小： | 6051K |
| 代理商： | R5F213G2MNNP |
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R8C/3GM Group
25. I2C bus Interface
R01UH0284EJ0100 Rev.1.00
Page 403 of 591
Aug 09, 2011
25.4.3
Master Receive Operation
In master receive mode, the master device outputs the receive clock, receives data from the slave device, and
returns an acknowledge signal.
The receive procedure and operation in master receive mode are shown below.
(1) After setting the TEND bit in the ICSR register to 0, set the TRS bit in the ICCR1 register to 0 to switch
from master transmit mode to master receive mode. Then set the TDRE bit in the ICSR register to 0.
(2) Dummy reading the ICDRR register starts receive operation. The receive clock is output in synchronization
with the internal clock and data is received. The master device outputs the level set by the ACKBT bit in
the ICIER register to the SDA pin at the rising edge of the 9th clock cycle of the receive clock.
(3) When 1-frame of data reception is completed, the RDRF bit in the ICSR register is set to 1 at the rising
edge of the 9th clock cycle of the receive clock. At this time, if the ICDRR register is read, the received
data can be read and the RDRF bit is set to 0 simultaneously.
(4) Continuous receive operation is enabled by reading the ICDRR register every time the RDRF bit is set to 1.
If reading the ICDRR register is delayed by another process and the 8th clock cycle falls while the RDRF
bit is set to 1, the SCL signal is fixed “L” until the ICDRR register is read.
(5) If the next frame is the last receive frame and the RCVD bit in the ICCR1 register is set to 1 (next receive
operation disabled) before reading the ICDRR register, stop condition generation is enabled after the next
receive operation.
(6) When the RDRF bit is set to 1 at the rising edge of the 9th clock cycle of the receive clock, generate a stop
condition. When a stop condition generation or a start condition regeneration overlaps with the falling edge
of the ninth clock cycle of SCL, an additional cycle is output after the ninth clock cycle. Refer to 25.9
(7) When the STOP bit in the ICSR register is set to 1, read the ICDRR register and set the RCVD bit to 0 (next
receive operation continues).
(8) Return to slave receive mode.
相關PDF資料 |
PDF描述 |
|---|---|
| R5F213G4DDSP | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO24 |
| R5F213G2DNSP | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO24 |
| R5F213G5DDSP | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO24 |
| R5F213J2CNNP | MICROCONTROLLER, QCC36 |
| R5F213J4ANNP | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQCC36 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| R5F213G2MNNP#U0 | 制造商:Renesas Electronics Corporation 功能描述:R8C/3GM 8+4/1 24HWQFN 4X4 -20 TO +85 - Trays 制造商:Renesas Electronics Corporation 功能描述:IC MCU 16BIT 8KB FLASH 24QFN |
| R5F213G4ADNP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU |
| R5F213G4ANNP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU |
| R5F213G4CDNP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU |
| R5F213G4CDSP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU |
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