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參數資料
| 型號： | R8820LV |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 16-BIT RISC MICROCONTROLLER |
| 中文描述： | 16位RISC微控制器 |
| 文件頁數： | 27/98頁 |
| 文件大小： | 1000K |
| 代理商： | R8820LV |
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R DC
RISC DSP Controller
R8820LV
RDC Semiconductor Co.
Rev:1.0
Subject to change without notice
27
bank connects to the upper half of the data bus and contains odd-addressed bytes (A0=1). A0 and
BHE
determine whether
one bank or both banks participate in the data transfer.
11.3 Wait States
Wait states extend the data phase of the bus cycle. The ARDY or SRDY input with high level will insert wait states. To avoid
wait states, ARDY and SRDY must be low within a specified setup time prior to phase 2 of T2. To insert wait states, ARDY
or SRDY must drive high within a specified setup time prior to phase 2 of T2 or phase 1 of T3. If the ARDY is not used, tie
this pin low to yield control to SRDY. If the SRDY is not used, tie this pin low to yield control to ARDY. The SRDY/PIO6 is
multi function pin, and SRDY internally pull-down when this pin is programmed for PIO function.
Case 1
Case 2
Case 3
Case 4
T1
TW
T3
T2
T2
TW
TW
T3
T3
TW
TW
TW
T4
T4
T4
T4
CLKOUTA
ARDY(Normally Not-Ready
System)
Asynchronous Ready Waveforms
ARDY(Normally Ready
System)
Case 1
Case 2
Case 3
Case 4
T1
TW
T3
T2
T2
TW
TW
T3
T3
TW
TW
TW
T4
T4
T4
T4
CLKOUTA
Synchronous Ready Waveforms
SRDY(Normally Not-Ready
System)
SRDY(Normally Ready
System)
相關PDF資料 |
PDF描述 |
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參數描述 |
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