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參數(shù)資料
| 型號(hào)： | MB90V560 |
| 廠商： | Fujitsu Limited |
| 英文描述： | 16-BIT MICROCONTROLLER |
| 中文描述： | 16位微控制器 |
| 文件頁(yè)數(shù)： | 464/581頁(yè) |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90V560 |
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CHAPTER 16 8/10-BIT A/D CONVERTER
MB90560 series
Table 16.4-1 Function description of each bit of A/D control status register 1 (ADCS1)
Bit name
Function
bit15
BUSY:
Busy bit
This bit indicates the operating status of the A/D converter.
If the value read from this bit is “0”, A/D conversion has halted. If
the read value is “1”, A/D conversion is in progress.
Writing “0” to this bit forces the A/D conversion to stop. Writing “1”
to this bit does not change the bit value and has no effect on other
bits.
<Caution>
Never select forced stop (BUSY = 0) and software activation
(STRT = 1) simultaneously.
bit14
INT:
Interrupt request flag
bit
When A/D conversion data is stored in the A/D data register, this
bit is set to “1”.
When both this bit and the interrupt request enable bit (ADCS:
INTE) are “1”, an interrupt request is generated. If EI2OS has been
enabled, it is activated.
Writing “0” to this bit clears the bit. Writing “1” to this bit does not
change the bit value and has no effect on other bits.
When EI2OS is activated, this bit is cleared.
<Caution>
When clearing this bit by writing “0” it, do so only while the A/D
converter is not operating.
bit13
INTE:
Interrupt request
enable bit
This bit enables or disables interrupt output to the CPU.
When both this bit and the interrupt request flag bit (ADCS: INT)
are set to “1”, an interrupt request is generated.
When EI2OS is used, set this bit to “1”.
bit12
PAUS:
Halt flag bit
When A/D conversion stops temporarily, this bit is set to “1”.
This A/D converter has just one A/D data register. In continuous
conversion mode, if a conversion result were written before the
previous conversion result was read by the CPU, the previous
result would be lost. When continuous conversion mode is
selected, the program must be written so that the conversion
result is automatically transferred to memory by EI2OS each time
a conversion is completed. This bit also protects against multiple
interrupts preventing the completion of conversion data transfer
before the next conversion . When a conversion is completed, this
bit is set to “1”. This status is maintained until EI2OS finishes
transferring the contents of the data register. Meanwhile, the A/D
conversion is halted so that no conversion data can be stored.
When EI2OS completes the transfer, the A/D converter automati-
cally resumes the conversion.
<Caution>
This bit is valid only when EI2OS is used.
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