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參數(shù)資料
| 型號： | MB90V560 |
| 廠商： | Fujitsu Limited |
| 英文描述： | 16-BIT MICROCONTROLLER |
| 中文描述： | 16位微控制器 |
| 文件頁數(shù)： | 122/581頁 |
| 文件大小： | 3144K |
| 代理商： | MB90V560 |
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98
CHAPTER 5 LOW POWER CONSUMPTION MODE
MB90560 series
5.3
Low Power Mode Control Register (LPMCR)
The low power mode control register (LPMCR) switches to or releases low power
consumption mode. It is also used to set the number of CPU clock pulses the CPU is to
be halted during CPU intermittent mode.
I
Low power consumption mode control register (LPMCR)
Figure 5.3-1 shows the configuration of the low power consumption mode control register
(LPMCR).
Figure 5.3-1 Configuration of the low power consumption mode control register (LPMCR)
Address
0000A0
H
Initial value
00011001
B
(CKSCR)
STP
SLP
RESV
SPL
RST
RESV
CG1
CG0
CG1
0
0
0 clock pulse (CPU clock = Peripheral clock)
9 clock pulses (CPU clock: Peripheral clock = 1: 3 to 4 approx.)
17 clock pulses (CPU clock: Peripheral clock = 1: 5 to 6 approx.)
33 clock pulses (CPU clock: Peripheral clock = 1: 9 to 10 approx.)
0
1
1
0
1
1
CG0
CPU halt clock pulses selection bits
RST
0
Generates an internal reset signal of 3 machine cycles.
No change, no effect on operation
1
Internal reset signal generation bit
SPL
0
Retained
High-impedance
1
Pin state setting bit (for timebase timer mode and stop mode)
SLP
0
No change, no effect on operation
Switch to sleep mode.
1
Sleep bit
STP
0
No change, no effect on operation
No change, no effect on operation
Switch to stop mode.
Switch to timebase timer mode.
1
Stop bit
PLL clock mode
(MCS of CKSCR = 0)
Main clock mode
(MCS of CKSCR = 1)
RESV
1 must always be written to these bits.
Reserved bit
bit15
W
W
R/W
W
R/W R/W
R/W R/W
bit8
bit7 bit6
bit5
bit4
bit2
bit1
bit0
R/W: Read/write
W: Write-only
: Initial value
相關(guān)PDF資料 |
PDF描述 |
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| MB90F568PF | 16-bit Proprietary Microcontrollers |
| MB90F568PFM | 16-bit Proprietary Microcontrollers |
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