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參數(shù)資料
| 型號： | MB90V560 |
| 廠商： | Fujitsu Limited |
| 英文描述： | 16-BIT MICROCONTROLLER |
| 中文描述： | 16位微控制器 |
| 文件頁數(shù)： | 123/581頁 |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90V560 |
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MB90560 series
CHAPTER 5 LOW POWER CONSUMPTION MODE
99
Table 5.3-1 Function description of each bit of the low power consumption mode control
register (LPMCR)
Bit name
Function
bit 7
STP:
Stop bit
This bit indicates switching to timebase timer mode or stop
mode.
When “1” is written to this bit, a switch to timebase timer mode is
performed if the PLL clock has been selected (MCS of CKSCR =
0) and a switch to stop mode is performed if the oscillation clock
has been selected (MCS of CKSCR = 1). Even though 1 is writ-
ten to the STP bit during the transition of clock selection, the
MCS bit status determines whether timebase timer mode or stop
mode is used.
Writing “0” to this bit has no effect on operation.
This bit is cleared to “0” by a reset or by release of the timebase
timer or of the stop state.
The read value of this bit is always “0”.
bit 6
SLP:
Sleep bit
This bit indicates switching to sleep mode.
When “1” is written to this bit, the mode switches to sleep mode.
Writing “0” to this bit has no effect on operation.
This bit is cleared to “0” by a reset or by release of sleep or stop
mode.
If “1” is written to both the STP bit and SLP bit at the same time,
the mode switches to timebase timer mode or stop mode.
The read value of this bit is always “0”.
bit 5
SPL:
Pin state setting bit (for
timebase timer mode and
stop mode)
This bit is enabled while either timebase timer mode or stop
mode is in effect.
When this bit is “0”, the level of the external pins is retained.
When this bit is “1”, the status of the external pins changes to
high-impedance.
This bit is initialized to “0” by a reset.
bit 4
RST:
Internal reset signal gen-
eration bit
When “0” is written to this bit, an internal reset signal of 3
machine cycles is generated.
Writing “1” to this bit has no effect on operation.
The read value of this bit is always “1”.
bit 3
RESV:
Reserved bit
<Caution>
“1” must always be written to this bit.
bit 2
bit 1
CG1, CG0:
CPU halt clock pulses
selection bits
These bits set the number of CPU halt clock pulses for the CPU
intermittent operation function.
The clock supplied to the CPU is stopped after the execution of
every instruction for the specified number of clock pulses.
Selection can be made from among four different clock pulses.
These bits are initialized to “00
B
“ by a power-on or watchdog
timer reset. Other resets do not initialize these bits.
bit 0
RESV:
Reserved bit
<Caution>
“1” must always be written to this bit.
相關PDF資料 |
PDF描述 |
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