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參數(shù)資料
| 型號(hào)： | MB90V560 |
| 廠商： | Fujitsu Limited |
| 英文描述： | 16-BIT MICROCONTROLLER |
| 中文描述： | 16位微控制器 |
| 文件頁數(shù)： | 22/581頁 |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90V560 |
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xx
MB90560 series
Table 13.4-2
Functions of each bit of serial mode control register (SMR0/1) .......................................... 365
Table 13.4-3
Functions of each bit of serial status register (SSR0/1) ..................................................... 367
Table 13.4-4
Communication prescaler ................................................................................................... 370
Table 13.5-1
Interrupt control bits and interrupt causes of UART ........................................................... 372
Table 13.5.2
UART interrupts and EI2OS ................................................................................................ 373
Table 13.6-1
Selection of each division ratio for the machine clock prescaler ........................................ 378
Table 13.6-2
Selection of synchronous baud rate division ratios ............................................................ 379
Table 13.6-3
Selection of synchronous baud rate division ratios ............................................................ 379
Table 13.6-4
Baud rates and reload values ............................................................................................. 383
Table 13.7-1
UART operation mode ........................................................................................................ 386
Table 13.7-2
Selection of the master-slave communication function ...................................................... 395
Table 14.1-1
Overview of the DTP/external interrupt circuit .................................................................... 402
Table 14.1-2
Interrupt of the DTP/external interrupt circuit and EI2OS .................................................. 403
Table 14.3-1
DTP/external interrupt circuit pins ...................................................................................... 406
Table 14.4-1
Function description of each bit of the DTP/interrupt cause register (EIRR) ..................... 409
Table 14.4-2
Function description of each bit of the DTP/interrupt enable register (ENIR) .................... 410
Table 14.4-3
Correspondence between the DTP/interrupt control registers
(EIRR and ENIR) and each channel .................................................................................. 411
Table 14.4-4
Function description of each bit of the request level setting register (ELVR) .................... 412
Table 14.4-5
Correspondence between request level setting register (ELVR) and each channel ......... 413
Table 14.5-1
Control bit and interrupt cause of the DTP/external interrupt circuit .................................. 415
Table 16.1-1
8/10-bit A/D converter conversion modes .......................................................................... 432
Table 16.1-2
8/10-bit A/D converter interrupts and EI2OS ....................................................................... 433
Table 16.3-1
8/10-bit A/D converter pins ................................................................................................. 436
Table 16.4-1
Function description of each bit of A/D control status register 1 (ADCS1) ......................... 440
Table 16.4-2
Function description of each bit of A/D control status register 0 (ADCS0) ......................... 443
Table 16.4-3
Function description of each bit of A/D control status register 0 (ADCS0) ......................... 445
Table 16.5-1
Interrupt control bits of the 8/10-bit A/D converter and the interrupt cause ........................ 446
Table 16.5-2
8/10-bit A/D converter interrupts and EI2OS ....................................................................... 446
Table A
I/O map .............................................................................................................................. 479
Table A
I/O map (continued) ............................................................................................................ 480
Table A
I/O map (continued) ............................................................................................................ 481
Table A
I/O map (continued) ............................................................................................................ 482
Table A
I/O map (continued) ........................................................................................................... 483
Table A
I/O map (continued) ............................................................................................................ 484
Table B.2-1
Effective-address field ........................................................................................................ 489
Table B.3-1
CALLV vectors .................................................................................................................... 495
Table B.5-1
Number of execution cycles for each type of addressing .................................................. 503
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB90560 | Hex Schmitt-trigger Inverters 20-LCCC -55 to 125 |
| MB90F568PF | 16-bit Proprietary Microcontrollers |
| MB90F568PFM | 16-bit Proprietary Microcontrollers |
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| MB90F562P | 16-bit Proprietary Microcontrollers |
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參數(shù)描述 |
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