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參數(shù)資料
| 型號(hào)： | MB90V560 |
| 廠商： | Fujitsu Limited |
| 英文描述： | 16-BIT MICROCONTROLLER |
| 中文描述： | 16位微控制器 |
| 文件頁(yè)數(shù)： | 129/581頁(yè) |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90V560 |
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MB90560 series
CHAPTER 5 LOW POWER CONSUMPTION MODE
105
G
Return to normal mode by an interrupt
If an interrupt request of level 7 or higher is issued from a peripheral circuit during sleep mode,
sleep mode is released. After release, the CPU handles the interrupt in normal manner. The
CPU executes processing according to the settings of the I flag of the condition code register
(CCR), interrupt level mask register (ILM), and interrupt control register (ICR). If that interrupt is
accepted, the CPU executes interrupt processing. If the interrupt is not accepted, the CPU
resumes execution with the instruction that follows the instruction in which switching to sleep
mode was specified.
Figure 5.5-1 shows the release of sleep mode for an interrupt.
Figure 5.5-1 Release of sleep mode for an interrupt
<Check>
When interrupt processing is executed normally, the CPU first executes the instruction that
follows the instruction in which switching to sleep mode was specified. The CPU then
proceeds to interrupt processing.
G
Return to normal mode from PLL sleep mode by an external reset
During PLL sleep mode, the main clock and the PLL clock generate clock pulses. Since an
external reset does not initialize the MCS bit in the clock selection register (CKSCR) to 1, PLL
clock mode remains selected (MCS of CKSCR = 0). On return from PLL sleep mode by an
external reset, the CPU starts operation using the PLL clock immediately after PLL sleep mode
is released as shown in Figure 5.5-2.
Interrupt from a peripheral circuit
Enable flag is set.
INT occurs
(IL smaller than 7)
Interrupt execution
Sleep mode is not
released.
Execution of the
next instruction
Sleep mode is
released.
Execution of the
next instruction
Sleep mode is not
released.
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