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參數(shù)資料
| 型號(hào)： | MB90V560 |
| 廠商： | Fujitsu Limited |
| 英文描述： | 16-BIT MICROCONTROLLER |
| 中文描述： | 16位微控制器 |
| 文件頁(yè)數(shù)： | 266/581頁(yè) |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90V560 |
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CHAPTER 10 WATCHDOG TIMER
MB90560 series
10.4 Operation of the Watchdog Timer
The watchdog timer generates a watchdog reset by an overflow of the watchdog
counter.
I
Watchdog timer operation
Operation of the watchdog timer requires the setting in Figure 11.4-1.
Figure 10.4-1 Setting of the watchdog timer
G
Activating the watchdog timer
The watchdog timer is activated when the first “0” after reset is written to the WTE bit of the
watchdog timer control register (WDTC). Specify the interval by specifying the WT1 and WT0
bits of the watchdog timer control register at the same time.
When watchdog timer activation starts, it can be stopped only by a power-on, or its own
reset.
G
Clearing the watchdog timer
When a second or subsequent “0” is written to the WTE bit, the 2-bit counter of the watchdog
timer is cleared. If the counter is not cleared within the time interval, it overflows and a
watchdog reset occurs.
The watchdog counter is cleared by reset generation, sleep mode, stop mode, transition to
clock mode, or detection of the hold acknowledge signal.
In clock mode, the watchdog timer counter is cleared and stops.
G
Intervals for the watchdog timer
Figure 11.4-2 shows the relationship between the clear timing of the watchdog timer and
intervals. The interval changes according to the clear timing of the watchdog timer and requires
3.5 to 4.5 times longer than the count clock cycle.
G
Checking a reset cause
A reset cause can be determined by checking the PONR, WRST, ERST, and SRST bits of the
watchdog timer control register (WDTC) after a reset.
: Used
: Set 0.
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