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參數(shù)資料
| 型號(hào)： | ARM946E-S |
| 英文描述： | ARM946E-S Microprocessor Core with Cache technical manual 6/01 |
| 中文描述： | ARM946E之，禳微處理器核心與緩存技術(shù)手冊(cè)6月1日 |
| 文件頁數(shù)： | 77/202頁 |
| 文件大?。?/td> | 1395K |
| 代理商： | ARM946E-S |
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CP15 Registers
Copyright 2000–2001 by LSI Logic Corporation. All rights reserved.
3-25
signal to the processor core is negated and the cache and tightly coupled
memories are placed in a low-power state until either an interrupt or a
debug request occurs. This Wait for Interrupt operation is invoked by
writing to Register 7 using the following ARM instruction:
MCR p15, 0, rd, c7, c0, 4; wait for interrupt
This encoding is preferred for new software. For compatibility with
existing software, ARM946E-S also supports the following ARM
instruction, which has the same effect:
MCR p15, 0, rd, c15, c8, 2; wait for interrupt
This instruction stalls the processor from the time that the instruction is
executed until either nFIQ, nIRQ, or EDBGRQ are asserted. If the
debugger sets the debug request bit in the EmbeddedICE-RT logic
control register, it causes the
wait for interrupt
condition to terminate.
In the case of nFIQ and nIRQ, the processor core wakes up regardless
of whether the interrupts are enabled or disabled (that is, independent of
the I and F bits in the processor CPSR). The debug related wake up only
occurs if DBGEN is HIGH, that is, only when debug is enabled.
If interrupts are enabled, the ARM9E-S core is guaranteed to take the
interrupt before executing the instruction after the wait for interrupt
operation. If a debug request is used to wake up the system, the
processor enters the debug state before executing any more instructions.
The write buffer continues to drain until empty while the wait for interrupt
operation is executing.
3.3.11 Cache Lockdown Registers (9)
The Cache Lockdown registers allow you to lock down regions of the
cache. There are separate registers for the instruction and data cache.
To read and write the registers:
MCR p15, 0, rd, c9, c0, 0; write data lockdown control
MRC p15, 0, rd, c9, c0, 0; read data lockdown control
MCR p15, 0, rd, c9, c0, 1; write instruction lockdown
control
MRC p15, 0, rd, c9, c0, 1; read instruction lockdown control
Figure 3.12
shows the register format.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ARM966E-S | ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| ARS2569 | Amplifier. Other |
| AR2569 | Amplifier. Other |
| ARS4019 | Amplifier. Other |
| AR4019 | Amplifier. Other |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ARM966E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| ARM9DIMM-LPC3250 | 功能描述:模塊化系統(tǒng) - SOM LPC3250 ARM9 DIMM Module, Rev 1.0 RoHS:否 制造商:Digi International 外觀尺寸:ConnectCore 9P 處理器類型:ARM926EJ-S 頻率:150 MHz 存儲(chǔ)容量:8 MB, 16 MB 存儲(chǔ)類型:NOR Flash, SDRAM 接口類型:I2C, SPI, UART 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 尺寸:1.97 in x 1.97 in x 6.1 in |
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