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參數(shù)資料
| 型號： | ARM946E-S |
| 英文描述： | ARM946E-S Microprocessor Core with Cache technical manual 6/01 |
| 中文描述： | ARM946E之，禳微處理器核心與緩存技術(shù)手冊6月1日 |
| 文件頁數(shù)： | 120/202頁 |
| 文件大小： | 1395K |
| 代理商： | ARM946E-S |
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7-6
Bus Interface Unit and Write Buffer
Copyright 2000–2001 by LSI Logic Corporation. All rights reserved.
Figure 7.4
shows a data burst followed by an uncached instruction fetch.
Figure 7.4
Data Burst Followed by Instruction Fetch
7.2.8 Bursts Crossing 1 Kbyte Boundary
The AHB specification requires that bursts must not continue across a
1 Kbyte boundary. Line Fetches and cache line write backs cannot cross
a 1 Kbyte boundary because the start address is aligned to either a four-
or eight-word boundary, and the burst length is fixed.
Uncached data bursts can cross a 1 Kbyte boundary (see example in
Figure 7.5
). The burst is restarted by inserting a nonsequential transfer
as the boundary is crossed.
Figure 7.5
Crossing a 1 Kbyte Boundary
7.3 Noncached Thumb Instruction Fetches
The AHB interface performs Thumb instruction fetches as 32-bit
accesses. To minimize bus loading, AHB transfers are only performed for
nonsequential addresses and for sequential addresses that cross a word
boundary. The word returned from main memory is latched, so both
halfwords are available for the processor core.
NSEQ
SEQ
SEQ
IDLE
NSEQ
IDLE
A
A + 4
A + 8
A + C
A
B
B
HADDR
HTRANS
CLK
SEQ
NSEQ
SEQ
SEQ
NSEQ
SEQ
IDLE
0x3F0
HADDR
HTRANS
CLK
SEQ
0x3F4
0x3F8
0x3FC
0x400
0x404
0x404
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ARM966E-S | ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
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參數(shù)描述 |
|---|---|
| ARM966E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| ARM9DIMM-LPC3250 | 功能描述:模塊化系統(tǒng) - SOM LPC3250 ARM9 DIMM Module, Rev 1.0 RoHS:否 制造商:Digi International 外觀尺寸:ConnectCore 9P 處理器類型:ARM926EJ-S 頻率:150 MHz 存儲容量:8 MB, 16 MB 存儲類型:NOR Flash, SDRAM 接口類型:I2C, SPI, UART 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 尺寸:1.97 in x 1.97 in x 6.1 in |
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