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參數(shù)資料
| 型號(hào)： | ARM946E-S |
| 英文描述： | ARM946E-S Microprocessor Core with Cache technical manual 6/01 |
| 中文描述： | ARM946E之，禳微處理器核心與緩存技術(shù)手冊(cè)6月1日 |
| 文件頁(yè)數(shù)： | 34/202頁(yè) |
| 文件大?。?/td> | 1395K |
| 代理商： | ARM946E-S |
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2-12
Signal Descriptions
Copyright 2000–2001 by LSI Logic Corporation. All rights reserved.
holds the address information needed for hit detection. There are also
signal connections to the A946ESIValid module, which contains the valid
bits for the instruction cache.
CMFlushIAdrs
Cache Maintenance Flush Inst. Cache Adrs.
Asserting this signal HIGH resets the valid bit associated
with the instruciton cache address if the address
presented by the CPU is a hit.
Output
CMFlushIAll
Cache Maintenance Flush All Inst. Cache
Asserting this signal HIGH synchronously resets all the
instruction cache valid bits.
Output
CMWrICTag
Cache Maintenance Write Inst. Cache Tag
Asserting this signal HIGH writes the value in bit 4 of the
PCDbgWDATA4_2 signal into the valid bit selected by the
IIndexDly and IReplPntr signals.
Output
ICacheAdrs[15:0]
Instruction Cache Address
These 16 bits hold the instruction RAM address, which is
a word address that allows using RAMs that hold up to
256 Kbytes.
Output
ICacheAssoc[1:0]
Instruction Cache Associativity
These bits specify the associativity of the instruction
cache.
Input
ICacheData[32:0]
Instruction Cache Data
This bus contains data to be written to the instruction set
RAMs.
Output
ICacheAssoc[
1:0]
Encoding
00
01
10
Direct Mapped
Two Way
Four Way
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PDF描述 |
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| ARM9DIMM-LPC3250 | 功能描述:模塊化系統(tǒng) - SOM LPC3250 ARM9 DIMM Module, Rev 1.0 RoHS:否 制造商:Digi International 外觀尺寸:ConnectCore 9P 處理器類型:ARM926EJ-S 頻率:150 MHz 存儲(chǔ)容量:8 MB, 16 MB 存儲(chǔ)類型:NOR Flash, SDRAM 接口類型:I2C, SPI, UART 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 尺寸:1.97 in x 1.97 in x 6.1 in |
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