參數資料
型號： ARM946E-S
英文描述： ARM946E-S Microprocessor Core with Cache technical manual 6/01
中文描述： ARM946E之，禳微處理器核心與緩存技術手冊6月1日
文件頁數： 60/202頁
文件大小： 1395K
代理商： ARM946E-S
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3-8
Programmer’s Model
Copyright 2000–2001 by LSI Logic Corporation. All rights reserved.
ICS
Instruction Cache Size
This field indicates the instruction cache size, and the
value is implementation dependent. The bit encoding is
shown below.
[9:6]
ICA
Instruction Cache Associativity
This field indicates the instruction cache associativity.
The encoding is shown below.
[5:3]
The actual value depends on the implementation and is
defined by the implementor. If the design has an
instruction cache, the associativity for that cache is set
to 0b010 to indicate a 4-way set associative cache.
IB
Instruction Cache Base Size
This bit specifies the instruction cache base size. The
value is implementation dependent. If there is an
instruction cache, this bit is cleared to 0 to indicate that
the cache type parameters are valid. If there is no
instruction cache, this bit is set to 1 to indicate the
instruction cache is not present.
2
Value of
Bits [9:6]
Cache Size
0b0000
0b0011
0b0100
0b0101
0b0110
0b0111
0b1000
0b1001
0b1010
0b1011
0 Kbytes
4 Kbytes
8 Kbytes
16 Kbytes
32 Kbytes
64 Kbytes
128 Kbytes
256 Kbytes
512 Kbytes
1 Mbyte
Value
Associativity
0b000
0b001
0b010
Direct mapped
2-way set associative
4-way set associative
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PDF描述
ARM966E-S ARM966E-S Microprocessor Core preliminary technical manual 6/01
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