- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄362398 > ARM946E-S ARM946E-S Microprocessor Core with Cache technical manual 6/01 PDF資料下載
參數(shù)資料
| 型號： | ARM946E-S |
| 英文描述： | ARM946E-S Microprocessor Core with Cache technical manual 6/01 |
| 中文描述： | ARM946E之，禳微處理器核心與緩存技術(shù)手冊6月1日 |
| 文件頁數(shù)： | 100/202頁 |
| 文件大小： | 1395K |
| 代理商： | ARM946E-S |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁當(dāng)前第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁
4-12
Caches
Copyright 2000–2001 by LSI Logic Corporation. All rights reserved.
You can carry out lockdown in the D-cache using CP15 register 9.
I-cache lockdown uses both CP15 registers 7 and 9.
As described in
Section 4.1, “Cache Architecture,” page 4-1
, the
ARM946E-S I-cache and D-cache each consist of from one to four sets.
You can perform lockdown with a granularity of one set. The smallest
space that you can lockdown is one set (one quarter of cache size).
Lockdown starts at set zero, and can continue until only one set is left
unlocked. At least one set must always be unlocked, so lockdown is not
available for direct-mapped caches.
4.4.1 Locking Down the Caches
The procedures for locking down a set in the I-cache and D-cache are
slightly different. In both cases you must:
1.
Put the cache into lockdown mode by programming register 9.
2.
Force a line fill.
3.
Lock the corresponding data in the cache.
4.4.1.1 D-Cache Lockdown
For the D-cache, the lockdown procedure is as follows:
1.
Write to CP15 register 9, setting LD = 1 (LD is bit 31, the load bit)
and IDX[1:0] = 0 (IDX bits specify the cache set).
2.
Initialize the pointer to the first of the words to be locked into the
cache.
3.
Execute an LDR from that location. This forces a line fill from that
location, and the resulting eight words are captured in the cache.
4.
Increment the pointer by 32 (number of bytes in a cache line).
5.
Execute an LDR from that location. The resulting line fill is captured
in the cache.
6.
Repeat steps 4 and 5 until all words are loaded in the cache or one
quarter of the cache has been loaded.
7.
Write to CP15 register 9, setting LD = 0 and IDX[1:0] = 1.
If there is more data to lockdown, at the final step, the LD bit must remain
set and the process repeated. The LD bit must only be cleared when all
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ARM966E-S | ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| ARS2569 | Amplifier. Other |
| AR2569 | Amplifier. Other |
| ARS4019 | Amplifier. Other |
| AR4019 | Amplifier. Other |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ARM966E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| ARM9DIMM-LPC3250 | 功能描述:模塊化系統(tǒng) - SOM LPC3250 ARM9 DIMM Module, Rev 1.0 RoHS:否 制造商:Digi International 外觀尺寸:ConnectCore 9P 處理器類型:ARM926EJ-S 頻率:150 MHz 存儲(chǔ)容量:8 MB, 16 MB 存儲(chǔ)類型:NOR Flash, SDRAM 接口類型:I2C, SPI, UART 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 尺寸:1.97 in x 1.97 in x 6.1 in |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。