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參數(shù)資料
| 型號： | MC68328PV |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PQFP144 |
| 封裝： | PLASTIC, TQFP-144 |
| 文件頁數(shù)： | 77/198頁 |
| 文件大?。?/td> | 551K |
| 代理商： | MC68328PV |
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Phase-Locked Loop and Power Control
MOTOROLA
MC68328 USER’S MANUAL 11/10/97
15-9
PHASE-LOCKED
LOOP
3
AND
POWER
CONTROL
PRELIMINARY
The CLKO pin is an external reference of the internal MC68EC000 clock. If the external
system does not require CLKO, it can be disabled by clearing the CLKEN bit in the PLL
control register further reducing the normal operation power consumption.
15.3.3.2 DOZE OPERATION
The MC68EC000 clock can be disabled for extended periods by setting the STOP bit or
WIDTH register bits to 00000 and setting the PC EN bit to 1. The MC68EC000 clock is
enabled again when it receives an interrupt. At the end of the service routine, the power
controller can be re-enabled, putting the MC68EC000 back into DOZE mode. Once the
MC68EC000 clock is disabled, only an interrupt or hardware reset can re-enable it.
Users can program the duty-cycle register (WIDTH bits) for burst-duty cycles of any value
between 0/31 and 31/31. This effectively provides a variable clock frequency (and power
dissipation) of between 0% and 100% of the system clock frequency in 3% incremental
steps. However, by setting the STOP bit, most applications will consume the least amount
of power by entering doze mode whenever possible.
While in DOZE mode, the port I/O pins remain in the state prior to entering DOZE mode.
CLKO may still be active while the processor core is in DOZE mode. For lowest power
operation, CLKO should be disabled. CLKO is controlled by the CLKEN bit of the PLL control
register. The data bus is pulled up by internal pullup resistors while the MC68EC000 core is
in DOZE mode and the LCDC is not using the data bus to load screen refresh data.
15.3.3.3 SLEEP OPERATION
The PLL is disabled in the SLEEP mode. Only the 32 kHz clock continuously operates to
keep the real-time clock operational. Wakeup events can activate the PLL and the system
clock will begin to operate within 2 msec. SLEEP mode is entered by setting the DISPLL bit
in the PLL Control Register. See Section 3.2.5 for more information.
While in SLEEP mode, the port I/O pins remain in the state prior to entering SLEEP mode.
CLKO will not be active while the processor core is in SLEEP. The data bus is pulled up by
internal pullup resistors while the PLL is disabled. To maintain reliable edges on CLKO, it is
a good practice to disable CLKO before entering SLEEP mode and re-enable CLK0 after
wake-up.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68330FE25 | 32-BIT, 25.16 MHz, MICROPROCESSOR, PQFP132 |
| MC68330FE8V | 32-BIT, 8.39 MHz, MICROPROCESSOR, PQFP132 |
| MC68330CFE8V | 32-BIT, 8.39 MHz, MICROPROCESSOR, PQFP132 |
| MC68330FE16 | 32-BIT, 16.78 MHz, MICROPROCESSOR, PQFP132 |
| MC68332ACFV25 | 32-BIT, 25 MHz, MICROCONTROLLER, PQFP144 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68328UM | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Portable System Processor-DragonBall |
| MC68330 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Integrated CPU32 Processor |
| MC68330CFE16 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Integrated CPU32 Processor |
| MC68330CFE8V | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Integrated CPU32 Processor |
| MC68330CFG16 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Integrated CPU32 Processor |
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