參數(shù)資料
型號: MC68328PV
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: MICROCONTROLLER, PQFP144
封裝: PLASTIC, TQFP-144
文件頁數(shù): 38/198頁
文件大?。?/td> 551K
代理商: MC68328PV
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Universal Asynchronous Receiver/Transmitter
MOTOROLA
MC68328 USER’S MANUAL 12/9/97
11-5
UART
11
PRELIMINARY
11.3.2 Receiver
The receiver accepts a serial datastream and converts it into a parallel character. It operates
in two modes—16x and 1x. In 16x mode, it searches for a START bit, qualifies it, then
samples the succeeding data bits at the bit center. Jitter tolerance and noise immunity are
provided by sampling at a 16x rate and using a voting technique to clean up the samples. In
1x mode, RXD is sampled on each rising edge of the bit clock.
After locating the START bit, the DATA bits, PARITY bit (if enabled), and STOP bits are
shifted in. If PARITY is enabled, parity checking is performed and its status is reported in the
UART receiver register. Similarly, frame errors and breaks are checked and reported. When
the host is ready to read a new character, RTS is asserted and an interrupt is posted (if
enabled). When the receiver register is read as a 16-bit word, the core reads the complete
FIFO status, the four STATUS bits, and the received character byte. The RTS pin can be
configured as an output to indicate when the receiver is ready for data or software can
directly control the pin.
As with the transmitter, the receiver FIFO is flexible. If your software has a short interrupt
latency, the FIFO full interrupt can be enabled. Only one space is available in the FIFO when
this interrupt is generated. By reading the receiver register as a word, the FIFO status is
presented to the processor along with the data. If the FIFO status indicates that data
remains in the FIFO, the FIFO can then be emptied byte-by-byte. If the software has a longer
latency, the FIFO half interrupt is used. This interrupt is generated when 4 bytes have been
entered into the FIFO. If the FIFO is not needed, the data ready interrupt is used. This
interrupt is generated whenever one or more characters are present in the FIFO.
When the infra-red mode is enabled, the receiver expects narrow pulses for each 0 bit
received; otherwise, normal NRZ is expected. An infra-red transceiver, external to the
DragonBall microprocessor, transforms the infra-red signal into an electrical signal.
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PDF描述
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