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參數(shù)資料
| 型號： | MC68328PV |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PQFP144 |
| 封裝： | PLASTIC, TQFP-144 |
| 文件頁數(shù)： | 39/198頁 |
| 文件大小： | 551K |
| 代理商： | MC68328PV |
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Universal Asynchronous Receiver/Transmitter
11-6
MC68328 USER’S MANUAL 12/9/97
MOTOROLA
UART
11
PRELIMINARY
11.3.3 Baud Rate Generator
The baud generator provides the bit clocks to the transmitter and receiver blocks. It consists
of a prescaler and a 2n divider. The baud rate generator master clock source can either be
the system clock (SYSCLK) or it can be provided by the GPIO pin (input mode). By setting
the BAUD SOURCE bit in the UART baud control register to 1, an external clock can directly
drive the baud rate generator. For synchronous applications, the GPIO pin can be
configured to serve as an input or output for the 1x bit-clock. The baud rate generator block
diagram is illustrated in Figure 11-4.
11.3.3.1 DIVIDER. The divider is a 2n binary divider with eight taps. The available taps are
1, 2, 4, 8, 16, 32, 64, and 128. The selected tap is the 16x clock (CLK16) for the receiver.
This clock is further divided by 16 to provide a 50% duty-cycle 1x clock (CLK1) to the
transmitter. When the CLK MODE bit of the UART status and control register is high, CLK1
is directly sourced by the CLK16 signal.
11.3.3.2 PRESCALER. The baud generator provides standard baud rates from many
system clock frequencies. However, it is optimal if the PLL is operating at the default
multiplier (506, [P = 0x23, Q = 0x1]) with a 32.768kHz crystal or multiplier of 432, (P = 0x1D,
Q = 0xB) with a 38.400kHz crystal. With a 32.768kHz crystal, standard baud clocks can be
generated to within 0.05% accuracy. With a 38.400kHz crystal, the baud clocks are
generated with 0% error. Table 11-1 indicates the values to use in the UART baud control
register for these system frequencies.
Figure 11-4. Baud Rate Generator
Note: When CLK MODE is set to 1 (1x mode), the divide by 16 block is bypassed so
the generated clock will be 16 times faster.
DIVIDER
DIVIDE
(DIVIDE BY 2
n)
BY
16
PRESCALER
0
1
0
1
BAUD SRC
SYSCLK
GPIO IN
CLK16
CLK1
CLK SRC
0
1
MASTER CLOCK
PCLK
CLK MODE
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