參數(shù)資料
型號: MC68328PV
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: MICROCONTROLLER, PQFP144
封裝: PLASTIC, TQFP-144
文件頁數(shù): 29/198頁
文件大?。?/td> 551K
代理商: MC68328PV
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Timers
MOTOROLA
MC68328 USER’S MANUAL 12/9/97
10-7
TIMERS
10
PRELIMINARY
10.5.5 Timer Unit 1 and 2 Counter Registers
The timer unit 1 and 2 counter (TCN1 and TCN2) registers are 16-bit read-only registers.
You can read them anytime without disturbing the current count.
COUNT
This field represents the current count value.
10.5.6 Timer Unit 1 and 2 Status Registers
The timer unit 1 and 2 status (TSTAT1 and TSTAT2) registers indicate the status of each
timer. When a “capture” event occurs, the CAPT bit will be set in these registers and when
a “compare” event occurs, the COMP bit is set. You must clear these bits to clear the
interrupt (if enabled). These bits are cleared by writing 0x00 and will clear only if they have
been read while set. This requirement ensures that an interrupt will not be missed if it occurs
between the status-read and the interrupt-clear.
CAPT—Capture Event
When this bit is high, it indicates that a “capture” event has occurred. Writing 0 to this bit
clears the timer capture register.
0 = No capture event occurred.
1 = A capture event occurred.
COMP—Compare Event
When this bit is high, it indicates that a “compare” event has occurred.
0 = No compare event occurred.
1 = A compare event occurred.
TCN1 AND TCN2
BIT
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
FIELD
COUNT
R/W
R
RESET
0x0000
ADDR
0x(FF)FFF608 OR (TIMER 1) AND 0x(FF)FFF614 (TIMER 2)
TSTAT1 AND TSTAT2
BIT
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
FIELD
CAPT
COMP
R/W
R/W
RESET
0x0000
ADDR
0x(FF)FFF60A (TIMER 1) AND 0x(FF)FFF616 (TIMER 2)
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PDF描述
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