參數(shù)資料
型號(hào): MC68328PV
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: MICROCONTROLLER, PQFP144
封裝: PLASTIC, TQFP-144
文件頁數(shù): 74/198頁
文件大?。?/td> 551K
代理商: MC68328PV
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Phase-Locked Loop and Power Control
15-6
MC68328 USER’S MANUAL 11/10/97
MOTOROLA
PHASE-LOCKED
LOOP
3
AND
POWER
CONTROL
PRELIMINARY
the screen refreshed. The following sections describe the use and operation of the power
control block.
15.3.1 Description
Figure 15-2 is a block diagram of the power control module. Following reset, the power
controller is disabled and the MC68EC000 clock is continuously on. When the block is
enabled, software controls the clock burst width in increments of 1/31. Initially, the duty cycle
is set to 100%. Software can then change the duty cycle to a lower value and the clock
begins to burst. In normal operation, the MC68EC000 does not have to operate
continuously. Usually, it waits for user input. An interrupt from the keyboard, for example,
disables the power controller, and the clock again becomes continuous. When the software
completes its service of the task, the power controller can again be enabled to burst the
clock and reduce power consumption. Clock control is in increments of approximately 3%
(1/31).
When the burst-width control sub-block indicates that the CPU clock’s time slot has expired
and is to be disabled, clock control requests the bus from the CPU. After the bus is granted,
the clock stops. Bus grant to the DMA controller is asserted and the DMA controller has
complete access to the bus. If a wakeup interrupt event occurs while the CPU clock is
disabled, the clock is immediately enabled and the CPU processes the interrupt. The DMA
Figure 15-2. Power Control Module
MPU INTERFACE
BURST WIDTH
CONTROL
CLOCK
CONTROL
SYSCLK
WAKEUP
MPU
BUS
CLK68K
DMA
BUS
REQUEST
DMA
BUS
GRANT
CPU
BUS
REQU
E
CPU
BUS
GRAN
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PDF描述
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