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參數(shù)資料
| 型號： | L64381 |
| 廠商： | LSI Corporation |
| 英文描述： | 4-Port Ethernet Controller(四端口以太網(wǎng)控制器) |
| 中文描述： | 4端口以太網(wǎng)控制器（四端口以太網(wǎng)控制器） |
| 文件頁數(shù)： | 73/109頁 |
| 文件大?。?/td> | 815K |
| 代理商： | L64381 |
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PLL Connections
4-17
4.4.3
Burst Mode
Reads of the
Statistics
Counters
For burst mode read accesses from the Statistics Counters, the L64381
places new data on the PDATA[15:0] bus, and toggles the PREADY sig-
nal for one cycle every time it places new data on the PDATA[15:0] bus.
Figure 4.14 shows the timing relationship for burst mode accesses for a
burst size of four halfwords. Note that even though the figure shows new
data being placed on the PDATA[15:0] bus every other clock cycle, the
actual number of cycles that elapse between successive data being
placed on the PDATA[15:0] bus can vary. The PREADY signal indicates
when data is valid on the PDATA[15:0] bus.
Figure 4.14
Burst Read Access
Timing to the L64381
4.5
PLL
Connections
Each of the four ports within the L64381 contains a digital phase-locked
loop (DPLL) for data recovery. The 80-MHz clock that drives the DPLL is
synthesized using an analog PLL on the L64381. The analog PLL con-
sists of a phase comparator, a voltage-controlled oscillator, and an exter-
nal loop filter. The reference clock input is a 20-MHz clock
(CLOCK_20MHZ).
Figure 4.15 shows the external loop filter circuit, which connects to the
internal analog PLL. It also shows the PLLVDD decoupling circuit.
ADRS_STROBE
PDATA[15:0]
ADRS[5:0]
READ
CHIP_SELECT
PREADY
CLOCK
ADR
1st HW
2nd HW
4th HW
3rd HW
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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