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參數(shù)資料
| 型號(hào)： | L64381 |
| 廠商： | LSI Corporation |
| 英文描述： | 4-Port Ethernet Controller(四端口以太網(wǎng)控制器) |
| 中文描述： | 4端口以太網(wǎng)控制器（四端口以太網(wǎng)控制器） |
| 文件頁數(shù)： | 55/109頁 |
| 文件大小： | 815K |
| 代理商： | L64381 |
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Clock Signals
3-15
3.5
Clock Signals
This section describes the input clocks required for the L64381’s
operation.
CLOCK
System Clock
This 16-MHz to 33-MHz clock is used for the internal
operation of the L64381, the Bus Interface, and the
Processor Interface.
Input
CLOCK_20MHZ
Internal Clock
The L64381 uses this 20-MHz clock to generate the 80-,
20-, and 10-MHz clocks used by the ports.
Input
3.6
Test Signals
This section describes the signals that comprise the L64381’s test cir-
cuitry. The JTAG signals operate as described in the IEEE Standard Test
Access Port and Boundary-Scan Architecture (IEEE1149) document.
P_TESTN
Global 3-State
Assertion of this input LOW 3-states all of the output and
bidirectional pins of the L64381. This input is held HIGH
during normal operation.
Input
TCK
JTAG Test Clock
TCK is the JTAG Test Clock. It typically is a 50% duty
cycle clock running at 10 MHz minimum.
Input
TDI
JTAG Test Data In
Serial test instructions and data are input through the TDI
pin.
Input
TDO
JTAG Test Data Out
The result of the serial test instructions and data that
were input through TDI is output on TDO.
Output
TMS
JTAG Test Mode Select
The TAP controller decodes this input to determine test
operations.
Input
TRSTN
JTAG Test Reset
Assertion of this active LOW signal provides asynchro-
nous initialization of the TAP controller.
Input
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PDF描述 |
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