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參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機資源管理微處理器） |
| 文件頁數(shù)： | 93/573頁 |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
atmrm.chapt04.01
08/27/99
The IOP Bus Specific Interface Controller (PCINT)
Page 73 of 553
1.2: PCINT Config Word 1
The Status register is used to record status information for the PCI bus related events. Writing ‘1’ to a bit in
this register will reset that bit. The Command register provides coarse control over a device’s ability to gener-
ate and respond to PCI cycles. Access type of the Command register is read/write. See bit definitions.
Length
32 bits
Type
Read/Write and Read/Reset
Address
XXXX 0004
Restrictions
Can be written or read during configuration cycle, memory cycle when enabled (see
PCINT Base Address Control Register
on page 85), or an I/O cycle. This register is
documented as Big Endian, but how data is presented on the PCI bus depends on
how the controls are set in the PCINT Endian Control Register.
Power on Reset value
(Big Endian)
X’02800000’
Power on Reset value
(Little Endian)
X’00008002’
D
S
R
R
S
D
D
F
U
6
R
R
F
S
W
P
V
M
S
B
M
I
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
PCI Spec
Name
Description
31
15
Detected Parity Error.
This bit is set by the device whenever it detects a parity error, even if par-
ity error handling is disabled (as controlled by bit 6 of PCINT Configuration
Word 1).
30
14
Signaled System Error.
This bit is set whenever the device asserts SERR.
29
13
Received Master Abort.
This bit is set by a master device whenever its transaction is terminated
with master-abort, except for Special Cycle.
28
12
Received Target Abort.
This bit is set by a master device whenever its transaction is terminated
with target-abort.
27
11
Signaled Target Abort.
This bit is set by a target device whenever its transaction is terminated
with target-abort.
26-25
10-9
DEVSEL Timing.
These bits are hard-wired to ‘01’, assuming medium address decode.
24
8
Data Parity Detected.
This bit implemented by this bus master. It is set when this agent asserts
PERR or observed PERR asserted, AND this agent setting the bit acted
as the bus master for the operation in which the error occurred, AND bit 6
of PCINT Configuration Word 1 is set.
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| IBM25403GCX-3BC80C2 | 制造商:IBM 功能描述:RISC PROCESSOR, 160 Pin Plastic BGA |
| IBM25403GCX-3JC50C2 | 制造商:IBM 功能描述:403GCX-3JC50C2 |
| IBM25403GCX-3JC66C2 | 制造商:IBM 功能描述: |
| IBM25403GCX3JC76C2 | 制造商:IBM 功能描述: |
| IBM25403GCX-JA50C2 | 制造商:IBM 功能描述:403GCX-JA50C |
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