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參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機資源管理微處理器） |
| 文件頁數(shù)： | 106/573頁 |
| 文件大小： | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
The IOP Bus Specific Interface Controller (PCINT)
Page 86 of 553
atmrm.chapt04.01
08/27/99
25-24
Encoded Control for DMA reads
Encoding of bits:
X’0’:
Let the IBM2520L8767 pick the best memory read command based on the
cacheline size bits and the DMA count.
X’1’:
Fix the read DMA command to Memory Read Multiple
X’2’:
Fix the read DMA command to Memory Read Line
X’3’:
Fix the read DMA command to Memory Read.
23
Allow decoding for zero Base
Address values.
Setting this bit to a ‘1’ will enable decoding of a BAR address that is set to zero. Nor-
mally, the PCI specification does not allow for a zero address to be a valid decode.
22
Enforce sequential PCI register
writes.
Setting this bit to a ‘1’ will make sure that PCI register writes will occur in sequential
order of prior memory accesses or register reads. The cost for doing this is possible
extra retry cycles for accesses not dependent on other posted accesses to complete.
21
Enforce sequential PCI register
reads.
Setting this bit to a ‘1’ will make sure that PCI register reads will occur in sequential
order of prior memory accesses or register writes. The cost for doing this is possible
extra retry cycles for accesses not dependent on other posted accesses to complete.
20
Disable retrying on the 1st cycle of
a memory access.
Setting this bit to a ‘1’ will disable the retrying of a memory access to the
IBM2520L8767. This will cause a PCI spec violation, but not a data integrity problem. It
will solve the rare case where two masters are accessing control memory at the same
time and retries happen to both endlessly.
19
Enable writing to special config
registers.
Setting this bit to a ‘1’ will enable writing to certain registers that are normally
read-only. An example of this would be the vendor and function ID register (PCINT
Configuration Word 0).
18
Disable Incremental Latency time-
out retries
Setting this bit to a ‘1’ will disable PCI retries due to cycles taking more than eight
cycles on burst accesses after the first access.
17
Enable PCINT Base Address 1
(I/O for regs).
Setting this bit to a ‘1’ will enable PCINT Base Address 1 (I/O for registers). This does
the same function as bit zero in the PCINT Configuration Word 1 register, but also
make the PCINT Base Address 1 (I/O for regs) read back zeros even when written to
with values. It guards against anything that BIOS code may do to PCINT Configuration
Word 1 register bit zero if I/O accesses are not desired.
16
Enable PCINT Base Address 2
(Mem for regs).
This bit set will enable PCINT Base Address 2 (Mem for regs) such that the
IBM2520L8767 registers can be accessed by PCI memory cycles.
15-12
Encoded Control for PCINT Base
Address 6 (Memory).
Encoding of bits:
X’0’:
Disable this Base Address.
X’1’:
Configured to respond to a 2GB address size.
X’2’:
Configured to respond to a 1GB address size.
X’3’:
Configured to respond to a 512MB address size.
X’4’:
Configured to respond to a 256MB address size.
X’5’:
Configured to respond to a 128MB address size.
X’6’:
Configured to respond to a 64MB address size.
X’7’:
Configured to respond to a 32MB address size.
X’8’:
Configured to respond to a 16MB address size.
X’9’:
Configured to respond to a 8MB address size.
X’A’: Configured to respond to a 4MB address size.
X’B’: Configured to respond to a 2MB address size.
X’C’: Configured to respond to a 1MB address size.
X’D’: Configured to respond to a 64KB address size, and internal windowing of mem-
ory is enabled.
X’E’: Configured to respond to a 32KB address size, and internal windowing of mem-
ory is enabled.
X’F’:
Configured to respond to a 16KB address size, and internal windowing of mem-
ory is enabled.
11-8
Encoded Control for PCINT Base
Address 5 (Memory).
7-4
Encoded Control for PCINT Base
Address 4 (Memory).
3-0
Encoded Control for PCINT Base
Address 3 (Memory).
Bit(s)
Function
Description
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參數(shù)描述 |
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