- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM2520L8767 (IBM Microeletronics) IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) PDF資料下載
參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機(jī)資源管理微處理器） |
| 文件頁數(shù)： | 30/573頁 |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
Subsystem Blocks
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atmrm.chapt01.01
08/27/99
Subsystem Blocks
The IBM IBM Processor for ATM Resources has the following four interfaces.
The IBM Processor for ATM Resources
provides the host bus interfacing, memory management for buffers
and control, cell segmentation and reassembly, and PHY hardware control for an ATM adapter.
External Memory
, consisting of two DRAM, SDRAM, or SRAM arrays used for the storage of packet data
and the control structures used by the IBM Processor for ATM Resources. Both the packet and control mem-
ory arrays consist of two, 32-bit wide banks.
When running at 102Mb/s or slower (full duplex aggregate throughput), a single array of memory can be
used. Both control and data store would be contained in this single array of memory. For a detailed descrip-
tion of the external memory organization refer to
The DRAM Controllers (COMET/PAKIT)
on page 141.
The PHY (Physical) Layer
, which connects to several available hardware support devices. This layer of
hardware converts a parallel data stream into a serial data stream to be shipped to and from the PMD layer.
The PHY and PMD end of a card design can be implemented as one of several encoding schemes and
speeds, supporting both copper and fiber optic serial links. The interface will support the ATM Forum “Utopia
spec,” The PMC chip, the AMD Taxi Chip set, and possibly a 25Mb/s serial interface to the IBM UTP solution.
(See
Standards Compliance
on page 3 for documents which describe these interfaces.)
The PMD (Physical Media Dependent) Layer
, which connects to the line drivers and receivers. This could
be either a copper or a fiber optic transceiver.
External Architecture
The IBM IBM Processor for ATM Resources has four major interfaces:
A System Bus
which will act as an actively cached memory slave and and as a master for the PCI 32-bit bus.
The Physical (PHY) Interface
which supports several physical layer hardware devices that perform parallel
to serial data conversion and the rest of the Transmission convergence.
An External DRAM Interface
that controls one or two arrays of 2-bank interleaved DRAM with 60-ns access
time for packet and control memory. The interface is direct drive to the DRAM.
The Control and Configuration Interface
which covers a number of functions. It gives access from the sys-
tem bus to the PHYs and to EPROM. The EPROM can also be used to hold initial device configuration, up to
and including PVC configurations.
These four interfaces allow the IBM Processor for ATM Resources to be used in both "deep" and "shallow"
adaptors with minimal external logic. (See
Block Diagrams of Possible Systems
on page 12 for examples.)
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