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參數(shù)資料
| 型號(hào)： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動(dòng)柜員機(jī)資源管理微處理器） |
| 文件頁(yè)數(shù)： | 12/573頁(yè) |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
Table of Contents
Page x
atmrm.toc.01
08/27/99
RXQUE Control Register ................................................................................................................325
RXQUE Control 2 Register .............................................................................................................326
Debugging Register Access ............................................................................................................327
RXQUE RXQ State Machine Variable Register ..............................................................................327
RXQUE RXQ ENQ State Machine Variable Register .....................................................................327
RXQUE Enq FIFO Head Ptr Register .............................................................................................328
RXQUE Enq FIFO Tail Ptr Register ................................................................................................328
RXQUE Enq FIFO Array .................................................................................................................328
PHY Level Interfaces .................................................................................................... 329
The PHY Interface (LINKC) .................................................................................................................329
Functional Description ....................................................................................................................329
LINKC Control Register ..................................................................................................................330
LINKC Transmitted HEC Control Byte ............................................................................................333
LINKC Interrupt/Status Register .....................................................................................................334
LINKC Interrupt Enable Register ....................................................................................................335
LINKC Prioritized Interrupts ............................................................................................................335
LINKC Transmit State Machine Register ........................................................................................336
LINKC Receive State Machine Register .........................................................................................336
LINKC Unassigned Cell Payload Data ............................................................................................337
LINKC Unassigned Cell Payload Data -- BIT REVERSED .............................................................337
LINKC Passed TX Data Register ....................................................................................................338
LINKC PDH Interface Register .......................................................................................................339
Nodal Processor Bus Interface (NPBUS) ..........................................................................................340
NPBUS Control Register .................................................................................................................340
NPBUS Status Register ..................................................................................................................343
NPBUS Interrupt Enable Register ...................................................................................................344
NPBUS EPROM Address/Command Register ...............................................................................345
NPBUS EPROM Data Register ......................................................................................................346
PHY 1 Registers .............................................................................................................................346
PHY 2 Registers .............................................................................................................................346
Hardware Protocol Assist Entities .............................................................................. 347
On-chip Checksum and DRAM Test Support (CHKSM) ...................................................................347
Functional Description ....................................................................................................................347
CHKSM Base Address Register .....................................................................................................347
CHKSM Read/Write Count Register ...............................................................................................348
CHKSM TCP/IP Checksum Data Register .....................................................................................349
CHKSM Ripple Base Register ........................................................................................................349
CHKSM Ripple Limit Register .........................................................................................................350
CHKSM Interrupt Enable Register ..................................................................................................350
CHKSM Status Register .................................................................................................................351
CHKSM Control Register ................................................................................................................352
CHKSM Internal State .....................................................................................................................353
Software Use of CHKSM ................................................................................................................354
Running a TCP/IP Checksum in Packet/Control Memory ...............................................................355
Processor Core (PCORE) ...................................................................................................................356
DCR Interface .................................................................................................................................356
PCORE Block Diagram .......................................................................................................................356
Interrupt Controller ..........................................................................................................................357
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