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參數(shù)資料
| 型號(hào)： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動(dòng)柜員機(jī)資源管理微處理器） |
| 文件頁(yè)數(shù)： | 46/573頁(yè) |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
NPBUS
Page 26 of 553
atmrm.chapt02.01
08/27/99
NPBUS Pin Descriptions
(Page 1 of 2)
Quantity
Pin Name
Input/Output
Pin Function
Pin Description
1
PBPHY1
Output
Select PHY 1
When low, indicates that IBM2520L8767 has selected PHY 1 to
write to control registers inside PHY 1 or to read either the control
or status registers.
1
PBPHY2
Output
Select PHY 2
When LOW, indicates that IBM2520L8767 has selected PHY2 to
write to control registers inside PH 2 or to read either the control or
status registers. See NPBUS Control Register for more details. If
configured, this pin can also be:
Odd parity across the eight-bit wide bidirectional data bus. This pin
can also be configured as MPMDSEL - this control pin, under regis-
ter bit control, can drive a logical value out. The intention is to
select between the different PMD types on the 155 Mb/s copper
card (UTP verses STP). If it is in cascade mode, this bit functions
as PIDSELO (+idsel out), which the primary IBM2520L8767 will
drive to the secondary IBM2520L8767 when trying to update con-
figuration space via configuration cycles. This multiplexec pin also
carries the PBDATAP signal.
32
ENSTATE
(63-32)
Output
When programmed, drives out the real-time state of entity state
machines, counters, etc. for debug purposes. The lower 16 bits of
this bus are also PBADDR(15 - 0), which are the address lines for
the external parallel EPROM.
1
PBEPRM
Output
EPROM Select
When LOW, indicates that IBM2520L8767 has selected the exter-
nal EPROM to read from. After reset, IBM2520L8767 will start
accessing the optional on-card ROM/EPROM and do the chip ini-
tialization function if it does not find a serial EPROM attached.
1
PBALE1
Output
Address Latch Enable 1
When high, indicates that IBM2520L8767 has generated an
address on the PBDATA bus and should be latched by either a
PHY that supports this muxing or an external octal latch TTL part.
For an external EPROM, it will also latch bits 7-0 of the address for
an external EPROM access.
1
PBALE2
Output
Address Latch Enable 2
When high, indicates that IBM2520L8767 has generated an
address on the PBDATA bus and should be latched by an external
octal latch TTL part that holds bits 15-8 of the address for an exter-
nal EPROM access.
1
PBADDR16
Output
Address Send 16
Supplies address 16 to an external EPROM. The pin will also func-
tion as PBALE3, an address latch enable, that indicates that the
IBM2520L8767 has generated an address on the PBDATA bus
and should be latched by an external octal latch TTL part that holds
bits 23-16 of the address for an external EPROM access. The
mechanism used to set this mode is to put a pull-down resistor on
this pin. At reset time, it will be detected and set this bit in PBALE3
mode. Otherwise it will be in PBADDR16 mode.
1
PBADDR17
Output
Address Send 17
Supplies address 17 to an external EPROM. If it is in cascade
mode, this bit functions as MSGNTGO (secondary grant gate out)
that the primary IBM2520L8767 will drive to allow a bus grant to the
secondary IBM2520L8767 . See PCINT Cascade Control Register
for more details.
1. S/T/S = a sustained tri-state pin owned and driven by one and only one agent at a time. The agent that drives the s/t/s pin low must
drive it high for at least one clock before letting it float. A new agent cannot start driving a s/t/s signal any sooner that one clock
after the previous owner tri-states it. A pullup is required to sustain the inactive state until another agent drives it, and must be pro-
vided by the central resource.
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