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參數(shù)資料
| 型號(hào)： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動(dòng)柜員機(jī)資源管理微處理器） |
| 文件頁(yè)數(shù)： | 351/573頁(yè) |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
atmrm.chapt05.01
08/27/99
The PHY Interface (LINKC)
Page 331 of 553
29
Disable Limited HEC Checking on
Received Idle/Unassigned Cells
If bit 29 is set to ’1’, the receive logic will ignore the HEC byte of the header of idle and
unassigned cells. Idle is defined as a header of X’00000001’ and unassigned is
defined as a header of X’0000000n’ where n is ’xxx0’. If bit nine is set to enable unas-
signed/idle cell reception, all cells will be passed to REASM regardless of how this bit
is set. If bit nine is set to disable unassigned/idle cell reception and this bit is set to ’0’,
the HEC byte of cells with an apparent idle header will be completely checked before
deciding whether or not to pass the cell to REASM. If a cell appears to have an unas-
signed header, HEC bits 7,6, and 0 will be checked because they are a constant
regardless of the value of bits 3-1 of the header. If other HEC bits are bad, REASM will
detect the HEC error and discard the cell. If there is a correctable HEC error and the
cell is indeed unassigned, an out of range error will occur in REASM.
28
Disable HEC Generation on
Transmitted Idle Cells
If bit 28 is set to ’1’, X’00’ will be placed in the HEC byte of idle cells (assuming bit four
is set to enable idle cell generation). This bit set to ’0’ allows HEC to be generated on
idle cells.
27
Transmit PHY Sampling Latch
Override
If bit 26 is set, this bit determines whether the transmit PHY interface uses sampling
latches on its inputs or not. Set to ’1’, this bit enables the use of sampling latches.
26
Enable Transmit PHY Sampling
Latch Override
When set, bit 26 will allow bit 27 to determine whether the transmit PHY interface uses
sampling latches on its inputs or not regardless of the setting of bit 14.
25
Ignore GFC in Null/Idle Cell
Determination
When set, bit 25 causes the receive logic to ignore the first four bits of the ATM header
in determining whether a cell being received is a null or idle cell.
24
Enable XON/XOFF
When set, bit 24 allows the XON/XOFF bit of the header of a received cell to sus-
pend/continue transmission from the IBM2520L8767’s transmit logic.
23-21
Transmit PHY Device
23-21 override the settings in bits 7-5 when bit 20 is set to ’1’. These bits only effect the
PHY transmit interface. They select the transmit PHY interface with the same encoding
as bits 7-5.
20
Enable Transmit PHY Interface
Override
This bit, when set to ’1’ allows bits 23-21 to override the PHY interface setting in bits
7-5. This only alters the transmit PHY interface.
19-17
Receive PHY Device
19-17 override the settings in bits 7-5 when bit 16 is set to ’1’. These bits only effect the
PHY receive interface. They select the receive PHY interface with the same encoding
as bits 7-5.
16
Enable Receive PHY Interface
Override
when set to ’1’, this bit allows bits 19-17 to override the PHY interface setting in bits
7-5. This only alters the receive PHY interface.
15
Enable Output Latches
when set to ’1’, this bit causes LINKT and LINKR to use sampling latches on PHY out-
puts in UTOPIA mode. This should be set to ’0’ in normal operation and is only pro-
vided for a possible backward compatibility situation with the 1.5 release.
14
Use Sampling Latches on
PHY Inputs
when set to ’1’, this bit causes LINKT and LINKR to use sampling latches on PHY
inputs. When set to ’0’, the inputs are used raw. This should be set to ’0’ when using
the internal SONET Framer.
13
Disable PHY Bus Drivers
when set to ’1’, this bit tri-states the drivers of the PHY bus. When set to ’0’, the drivers
are enabled.
12-11
Reserved
Reserved.
10
Enable Parity Checking
When set, this bit enables checking of parity on data from the receive path. The default
is parity checking is disabled. The upper bit of the transmit parity is not valid when the
the internal SONET/SDH Framer has been selected as the receive PHY device. The
upper bit of the receive parity is also not valid when the internal SONET/SDH Framer
has been selected as the transmit PHY device. This is only a concern if a combination
of the internal framer and an external PHY is being used and that external PHY has a
16-bit data interface. In this case, parity cannot be checked/generated on the upper
byte.
9
Unassigned/Idle Cell Reception
When set to ’1’ , this bit enables unassigned/idle cell reception. This should be set to
’0’ when using the internal SONET Framer.
Bit(s)
Name
Description
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