- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM2520L8767 (IBM Microeletronics) IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) PDF資料下載
參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機資源管理微處理器） |
| 文件頁數(shù)： | 433/573頁 |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
atmrm.chapt06.01
08/27/99
GPPHandler Architecture
Page 413 of 553
23: GPPHandler Architecture
All GPP handlers for the various chiplets have the following general register structure.
GPPHandler Architecture
Counter Registers
Every counter has an enable bit in the counter enable register (addr 2 or 3), and optionally up to two program-
mable thresholds. Each counter has an interrupt bit for overflow and up to two interrupt bits for threshold
crossing in the counter interrupt registers. For all counters in one handler there is one common read on the fly
register’, that is used to store the higher order bytes to obtain a correct readback value for counter larger than
eight bits. Counters are read only registers, the count enable registers are read / write. Note on COUNTER
reading: Independent of the counter length, given that a counter has address n as base, reading address n or
address n-1 both yield the least significant byte of the counter. Reading address n has no influence on the
counter but reading address n-1 will reset the counter after the read. Reading address n or n-1 will always
latch the higher order bytes into the read on the fly register (before the optional automatic reset). Counters
can only be read and not written to. For a 16-bit counter the most significant byte should be read from
ROFmid (address 0). For a 24-bit counter, the most significant byte is read from ROFhi (address 1), the next
byte from ROFmid (address 0). To completely read a 24-bit counter: first read least significant byte from
counter address n or n-1, followed by reading ROFmid and ROFhi (address 0; address 1).
Reset Registers
Each handler has a two bit reset register. Bit zero is the chiplet reset control. This bit is active high after power
on reset, causing the chiplet to be disabled. Bit one is the chiplet halt signal, which for selected chiplets
freezes the state machines for diagnostic purposes. This is a read / write register.
Command Registers
The optional command register(s) will generate events to the chiplet. When a bit is written high by the micro-
processor, it will remain high for one chiplet clock cycle. Therefore, reading back a command register will
always read back zeros. This is a read / write register.
Address Range
Register Function
X’0 - 1’
Read on the Fly registers
X’2 - 3’
Counter enable registers
X’4 - 2F’
Counters and counter threshold registers
X’30’
Reset register
X’31 - 32’
Command registers
X’33 - 37’
Event latch registers (was called status)
X’38 - 47’
Interrupt registers (addr=int reg, addr-1=int mask reg)
X’48 - 57’
Configuration registers
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