- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM2520L8767 (IBM Microeletronics) IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) PDF資料下載
參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機(jī)資源管理微處理器） |
| 文件頁數(shù)： | 210/573頁 |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
The Bus DRAM Cache Controller (BCACH)
Page 190 of 553
atmrm.chapt04.01
08/27/99
8.2: BCACH Status Register
The bits in this register reflect the current status of the cache. See
Note on Set/Clear/Read Type Registers
on
page 71 for more details on addressing.
Length
8 bits
Type
Clear/Set
Address
XXXX 1008 and 00C
Power On Value
X’00’
Restrictions
None
P
W
R
N
C
C
C
C
7
6
5
4
3
2
1
0
Bit(s)
Function
Description
7
POOLS invalidation of dirty lines
When set, this bit indicates that POOLS requested that the cache logic invalidate a line
that was dirty. This is usually an indication that a buffer was freed by the software before
data written out to the buffer had been flushed to memory. This may or may not be an
error condition
6
Write Hit on Multiple Lines
When set, the cache logic has detected a write hit to multiple lines. This indicates an
internal logic error in the cache.
5
Read Hit on Multiple Lines
When set, the cache logic has detected a read hit to multiple lines. This indicates an
internal logic error in the cache.
4
Negative Ack from VIMEM
When set, the cache logic has detected a negative acknowledgment from the virtual
memory logic entity. This indicates that a virtual buffer boundary was crossed and a new
real buffer was needed to map the requested address space into, but no real buffer was
available. In addition to setting this status bit, the cache logic will write the pattern
X’zzzzzBAD’ into the header of the packet at offset X’C’ where zzzzz is the offset of the
failing write into the packet.
3
Collision on Cache Line 3
When set, the cache logic has detected a collision in cache line 3. This is a situation
where another entity in the chip was accessing an area of memory that was contained in
one of the cache lines that was dirty. Further information for problem diagnosis is latched
in the memory controller logic when this condition is detected.
2
Collision on Cache Line 2
When set, the cache logic has detected a collision in cache line 2
1
Collision on Cache Line 1
When set, the cache logic has detected a collision in cache line 1
0
Collision on Cache Line 0
When set, the cache logic has detected a collision in cache line 0
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