參數(shù)資料
型號： IBM2520L8767
廠商： IBM Microeletronics
英文描述： IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器)
中文描述： IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機(jī)資源管理微處理器）
文件頁數(shù)： 435/573頁
文件大?。?/td> 7235K
代理商： IBM2520L8767
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IBM2520L8767
IBM Processor for ATM Resources
atmrm.chapt06.01
08/27/99
ATM Cell Handler Architecture: Transmit Direction
Page 415 of 553
ATM Cell Handler Architecture: Transmit Direction
ACH_Tx GPP Handler Address Mapping
Base Address = x’100
Register Name
Description
Address Offset
Type Width
Initial Value
ROFmid
read-on-the-fly register
X’0’
F 8
’00000000’
ROFhi
read-on-the-fly register (MSByte)
X’1’
F 8
’00000000’
CntEn1
COUNT ENABLE register
X’2’
X 3
’000’
ACBC
cell counter (read from external FIFO),no threshold (2)
X’4/5’ *
N 24
’x’000000’’
IUC
idle/unassigned cell counter, no threshold (2)
X’6/7’*
N 24
’x’000000’’
ACBE
corrupted cell error counter (2)
X’8/9’ *
N 8
’00000000’
ACBETh11
threshold register for counter ACBE
X’A’
X 8
’10000000’
RESET
default RESET register
X’30’
R 2
’01’
STAT1
status register #1
X’33’
S 8
IUCSTAT1
status register #2
X’34’
S 2
MainIRQ
MAIN INTerrupt register
X’38’
I 2
M_MainIRQ
INT MASK register (for MainIRQ)
X’39’
X 2
’00’
CntrIRQ1
COUNTER INTerrupt register
X’3A’
I 4
M_CntrIRQ1
INT MASK register (for CntrIRQ1)
X’3B’
X 4
’0000’
CELLTENABLE
Chiplet cofiguration register
X’48’
C 6
’001111’
ACBTXTHRPAE
programmable almost empty threshold
X’49’
C 7
’0001110’
HEADERBYTE1
IU-cell header byte 1 (1)
X’4A’
C 8
’00000000’
HEADERBYTE2
IU-cell header byte 2 (1)
X’4B’
C 8
’00000000’
HEADERBYTE3
IU-cell header byte 3 (1)
X’4C’
C 8
’00000000’
HEADERBYTE4
IU-cell header byte 4 (1)
X’4D’
C 8
’00000001’
HEADERBYTE5
IU-cell header byte 5 (1)
X’4E’
C 8
’01010010’
PAYLOADBYTE
IU-cell payload byte
X’4F’
C 8
’01101010’
HECENCTRL
HEC processing control
X’50’
C 7
’0001100’
HECOFFSET
HEC offset pattern register
X’51’
C 8
’01010101’
HECMASKAND
HEC error corruption mask (AND)
X’52’
C 8
’11111111’
HECMASKOR
HEC error corruption mask (OR)
X’53’
C 8
’00000000’
SDBTXTHRPAF
programmable almost full threshold
X’54’
C 6
’110000’
1.
2.
Defaults according ITU I.432
Meaning of counter address marked as (*) Independant of the counter width, given that a counter has chiplet address N as a
base, reading address N or address N-1 both yield the Least Significant Byte of the counter. Reading address N has no effect on
the counter but reading address N-1 resets the counter after read operation
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