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參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機資源管理微處理器） |
| 文件頁數(shù)： | 6/573頁 |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
Table of Contents
Page iv
atmrm.toc.01
08/27/99
INTST General Purpose Timer Compare .......................................................................................106
INTST General Purpose Timer Counter .........................................................................................106
INTST General Purpose Timer Status ............................................................................................107
INTST General Purpose Timer Mode Control .................................................................................108
INTST Enable for PCORE Normal Interrupt ...................................................................................109
INTST Enable for PCORE Critical Interrupt ....................................................................................109
INTST Debug States Control ..........................................................................................................110
DMA QUEUES (DMAQS) .....................................................................................................................112
DMA Descriptors .............................................................................................................................112
DMA Descriptor Layout ......................................................................................................................112
DMA Types/Options ........................................................................................................................113
DMA Types and Flags .........................................................................................................................113
Descriptor Based DMAs ..................................................................................................................114
Register Based DMAs .....................................................................................................................114
Polling, Interrupts, or Events ...........................................................................................................114
Error Detection and Recovery .........................................................................................................114
DMA/Queue Scheduling Options ....................................................................................................114
Initialization of DMAQS ...................................................................................................................115
Delayed Interrupts ...........................................................................................................................115
DMAQS Lower Bound Registers ....................................................................................................116
DMAQS Upper Bound Registers ....................................................................................................117
DMAQS Head Pointer Registers .....................................................................................................118
DMAQS Tail Pointer Registers .......................................................................................................118
DMAQS Length Registers ...............................................................................................................119
DMAQS Threshold Registers ..........................................................................................................119
DMAQS Interrupt Status .................................................................................................................120
DMAQS Interrupt Enable ................................................................................................................122
DMAQS Control Register ................................................................................................................122
DMAQS Enqueue DMA Descriptor Primitive ..................................................................................124
DMAQS Source Address Register ..................................................................................................124
DMAQS Destination Address Register ...........................................................................................125
DMAQS Transfer Count and Flag Register ....................................................................................125
DMAQS System Descriptor Address ..............................................................................................128
DMAQS Checksum Register ..........................................................................................................128
DMAQS Delayed Int Src/Dst Registers ...........................................................................................129
DMAQS Local Descriptor Range Registers ....................................................................................130
DMAQS RAALL/CSKED Queue Number Register .........................................................................130
DMAQS Dma Request Size Register .............................................................................................131
DMAQS Enq FIFO Head Ptr Register .............................................................................................131
DMAQS Enq FIFO Tail Ptr Register ...............................................................................................131
DMAQS Enq FIFO Array .................................................................................................................132
General Purpose DMA (GPDMA) ........................................................................................................133
GPDMA Interrupt Status .................................................................................................................133
GPDMA Interrupt Enable ................................................................................................................134
GPDMA Control Register ................................................................................................................135
GPDMA Source Address Register ..................................................................................................136
GPDMA Destination Address Register ...........................................................................................136
GPDMA Transfer Count and Flag Register ....................................................................................137
GPDMA DMA Max Burst Time ........................................................................................................138
GPDMA Checksum Register ..........................................................................................................139
GPDMA Read DMA Byte Count .....................................................................................................139
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