- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM2520L8767 (IBM Microeletronics) IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) PDF資料下載
參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機資源管理微處理器） |
| 文件頁數(shù)： | 168/573頁 |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
The DRAM Controllers (COMET/PAKIT)
Page 148 of 553
atmrm.chapt04.01
08/27/99
5.7: COMET/PAKIT SDRAM Command and Status Register
This register is used to issue various commands to the Synchronous DRAMS when they are attached to the
IBM2520L8767. If the IBM2520L8767 is not configured for SDRAMS, any writes to this register will be
ignored (except for bits 23 - 8). This register is also used to reflect the status of the Synchronous DRAMS.
When a command bit in this register is set (bits 2-0 only), the command will execute and reset the bit upon
completion. Only one bit (2-0 only) may be set during any write. Software should poll this register to make
sure the previous command has completed before issuing another write to this register. If more than one bit at
a time is written to this register (2-0 only) the results may be unpredictable.
Length
32 bits
Type
Read/Write
COMET Address
XXXX 0924
PAKIT Address
XXXX 09A4
Restrictions
Power On Value: X’00003030’
Reserved
Command Register Data
R
P
S
R
S
E
E
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Function
Description
31-24
Reserved.
Reserved
23-8
Command Register Data.
The value of these bits will be placed on synchronous DRAM address bits A15-A0
when the synchronous DRAM command register is written during the POR sequence
(see bit 2 of this register). These bits power up to X’0030’.
23-15
Should be written to zero.
14-12
Should be set to the desired CAS latency. Only latency 2 and 3 are supported.
11
Should be set to ‘0’ for sequential addressing.
10-8
Should be set to the burst length. Only burst length 1 and 2 are supported.
7-6
Reserved.
Reserved
5
POR
When set to ‘1’, this bit indicates the POR sequence has not been performed on the
SDRAMs. This bit will automatically reset to ‘0’ when the POR sequence has been
performed.
4
Self Refresh
This bit will read ‘1’ when the SDRAMs are in the self refresh state. This bit will read ’0’
when the SDRAMs are not in the self refresh state. This bit will be a ’1’ after a POR or
reset. The exit self refresh operation must be performed before the POR sequence is
initiated.
3
Reserved.
Reserved
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