參數(shù)資料
型號(hào)： IBM2520L8767
廠商： IBM Microeletronics
英文描述： IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器)
中文描述： IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動(dòng)柜員機(jī)資源管理微處理器）
文件頁(yè)數(shù)： 53/573頁(yè)
文件大?。?/td> 7235K
代理商： IBM2520L8767
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IBM2520L8767
IBM Processor for ATM Resources
atmrm.chapt02.01
08/27/99
ATM PHY Bus Interface
Page 33 of 553
Clock, Configuration, and LSSD Pin Descriptions
(Page 1 of 2)
Quantity
Pin Name
Input/Output
Pin Description
1
MPCIRST
Input
This signal will cause a hardware reset when asserted low. See Entity 20:
Reset
and Power-on Logic (CRSET)
on page 383 for more details on resets.
1
PCICLK
Input
The PCICLK is a 40-50% duty cycle 30-ns clock.
1
TXCLK
Input
This is the LinkC asynchronous transmit clock.
1
RXCLK
Input
This is the LinkC asynchronous receive clock.
1
MPEGCLK
Input
This is the MPEG asynchronous clock.
1
TESTM
Input
When the test mode pin is not asserted, this chip will run as specified. When the
test mode pin is asserted, the chip is in LSSD test mode. Transparent latches
become clocked latches and I/Os change to primary test inputs and test out-
puts. This signal is asserted low and should be tied to a ‘1’b for normal opera-
tion.
1
TESTCT
Input
When the Test Clock Tree pin is not asserted, this chip will run as specified.
When the TestClock Tree pin is asserted, the clock tree will use this input to
control the clock tree outputs. This signal is asserted low and should be tied to a
‘1’b for normal operation.
1
TMMCORE
Input
Test Mode Matrix for the 401 Core. This signal is asserted low and should be
tied to a ‘1’b for normal operation.
1
JTAGTDIC
Input
This is the TDI to the 401 JTAG TAP controller.
1
MHALT401
Input
Used by RISCWatch to halt the 401 core for debug purposes.
1
MBYPASS
Input
When tied to ’0’b on the card, the PLL function will not multiply the chip input
(PCI clock). Instead, it will just pass the clock input frequency to the internal
clock tree. Normal mode for this pin is ‘1’b. A 1-K pullup must be used.
3
PFFCFG (2 - 0)
Input
These bits control the "find frequency" function which sets the range bits of the
PLL. Below is the encoded meaning of these bits. table, but some examples are
provided here.
- 000 = Force to 66MHz operation: set range to 11 and adjust ROM fetch speed
- 001 = Disable auto range function: set range to 01 (<16MHz bypass mode)
- 010 = Disable auto range function: set range to 10 (16-31.5MHz)
- 011 = Disable auto range function: set range to 11 (31.5-66MHz)
- 100 = Enable auto range function for 19.44MHz
- 101 = Reserved
- 110 = Enable auto range function for 25.00MHz
- 111 = Enable auto range function for 32.00MHz
1
PFFOSC
Input
This input is the auto range known frequency input that is used to time the PCI
clock input. This should be connected to some oscillator on the the card. A typi-
cal example would be the PHY oscillator.
1
PLLTI
Input
When tied to ’1’b, this input will cause the PLL to do a parametric testing at the
wafer and module level. Normal mode for this pin is a ’0’b.
1
PVDDA
Input
Filtered Vdd source to the PLL logic. See technology application notes for filter
circuit.
1
NSELFT
Input
Minus active SELFTEST input. Normal mode is a ‘1’b.
1
JTAGRST
Input
JTAG Test Reset provides an asynchronous initialization of the TAP controller.
1
JTAGTCK
Input
JTAG Test Clock is used to clock state information and test data into and out of
the device during operation of the TAP.
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