- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM2520L8767 (IBM Microeletronics) IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) PDF資料下載
參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機(jī)資源管理微處理器） |
| 文件頁數(shù)： | 91/573頁 |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
atmrm.chapt04.01
08/27/99
The IOP Bus Specific Interface Controller (PCINT)
Page 71 of 553
Internal Organization: Entity Descriptions
This part contains detailed descriptions of the entities which, working together, make up the IBM2520L8767.
The data flows through the chip have already been described; now the details of the registers and algorithms
will be revealed. The entity descriptions are numbered for easy reference.
Note on Set/Clear/Read Type Registers
There are many registers in the IBM2520L8767 that operate as a set/clear type. These registers have two
addresses. The base address is for clearing bits in the register, and base address +4 bytes is for setting bits
in the register. The setting or clearing operations occur only for those bits that have the value of ‘1’ on the
write of the register. Either of the addresses can be used for reading the register.
Control Processor Bus Interface Entities
Entity 1: The IOP Bus Specific Interface Controller (PCINT)
This entity provides PCI specific interfacing between the external connection and the internal entities. It will
support the following functions:
PCI memory target
PCI master
Address and data latching
Provide parity error detection and generation
Provide configuration space registers
PCI Options Taken
Medium address decode design point
Locking as a memory target supported
Interrupt A will be supported, with interrupt 2 as a the sideband signal
Registers will not burst, but cause retries when a burst is attempted
BIST defaults set at the PCI 2 second maximum
PCI Target Response
A Target Retry is issued if a burst crosses the end of the IBM2520L8767’s memory space.
A Target Abort will be issued if AD and command bus have bad parity (address phase parity error).
Optionally, if SERR# is enabled, it will also be returned.
If enabled, the PERR# signal will be driven on bad parity during data write cycles (data phase parity error)
when the IBM2520L8767 is the target of the command.
A Target Retry will be issued by the IBM2520L8767 if internal contention will cause a large bus access
delay.
PCI Master Response
A Master Abort will be issued if DEVSEL# is not asserted after five clocks.
If enabled, the PERR# signal will be driven on bad parity during data read cycles (data phase parity error)
when the IBM2520L8767 is the initiator of the command.
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