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參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉換模式自動柜員機資源管理微處理器） |
| 文件頁數(shù)： | 352/573頁 |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
The PHY Interface (LINKC)
Page 332 of 553
atmrm.chapt05.01
08/27/99
8
Modify byte alignment in 16-bit
PHY mode
When set to ’1’, this bit changes the default byte alignment in 16-bit PHY mode if this
register also contains a non-zero value in bits 31-30. See the description of those bits
for further details.
7-5
PHY Device
7, 6 and 5 indicate which PHY the IBM2520L8767 will be interfacing.
’000’ Reserved
’001’ Reserved
’010’ IBM 25 Mb/s
’011’ PMC PM5346 SUNI LITE/UTOPIA interface (STS-3c/STM-1 OR STS-1)
’100’ Internal SONET(sts-3c)/SDH(STM-1) Framer with external SERDES (Parallel
interface)
’101’ Internal SONET(sts-3c)/SDH(STM-1) Framer with internal SERDES (Serial
interface).
4
Support Null Cell Generation
When set, this bit enables the IBM2520L8767 to send unassigned cells to the assigned
cell stream. This bit needs to be set when interfacing with a PHY that doesn’t support
null cell generation and has synchronous cell time slots(e.g.SONET, DS3). This should
be set to ’0’ when using the internal SONET Framer.
3
PHY Data Path Size
This bit, when set to ’0’, selects a 16-bit wide data path to the PHY device. When set to
’1’, the data path width to the PHY will be eight bits. This bit has no affect on the inter-
nal SONET/SDH framer except if the internal framer has been selected as the Rx PHY
device but not as the transmit PHY device. In this case, ’1’ on this bit will allow FYT-
DAT(15 - 13) to be used for the 16-bit external transmit PHY device, while ’0’ will allow
FYTDAT(15 - 13) to be used for the receive HDLC controller. This implies that it is not
possible to use the internal receive framer, the receive HDLC interface, and an exter-
nal 16-bit transmit framer at the same time.
2
Loop Back Mode
This bit set to ’1’ places the IBM2520L8767 in an internal loop back mode. The PHY
interface will be disabled. The clocks to LINKT and LINKR should be set to the same
source in
Clock Control Register (Nibble Aligned)
(described on page 388). This bit is
flushed to ’1’ after POR.
1
52 Byte Cell
When set, the cell sent to the PHY will be 52 bytes. NO HEC byte will be sent or
received. This bit does not affect the internal SONET Framer.
0
Even/Odd Parity Selection
Even parity is selected when this bit is cleared. The default value is for Odd parity.
Bit(s)
Name
Description
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PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| IBM25403GCX-3JC66C2 | 制造商:IBM 功能描述: |
| IBM25403GCX3JC76C2 | 制造商:IBM 功能描述: |
| IBM25403GCX-JA50C2 | 制造商:IBM 功能描述:403GCX-JA50C |
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